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在verilog语句中，非阻塞赋值和小于等于均使用符号“＜=”，如何区分＜=所表示的含义？

1114 Verilog 来自手机

问答对人有帮助，内容完整，我也想知道答案 0 编译时会根据语句出现的位置自动识别是逻辑运算还是赋值运算。在“表达式”（expression）中，"<="作为逻辑比较运算符；在“语句”（statement）中，"<="作为非阻塞赋值的一部分。 verilog中，一个语法结构不可能同时允许“表达式”和“语句”，如果某处可以出现表达式，那么就不允许出现语句；如果某处可以出现语句，那么一个单独的表达式就不能出现在那里。如果预期出现的是表达式，那么其中的 <= 就解释成逻辑比较运算符；如果预期出现的是语句，那么其中的 <= 就解释成非阻塞赋值的一部分，整个语句就是非阻塞赋值。 0
2023-8-8 09:32:07　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × Mill 该类别下有 31 个回答，其中被选为最佳答案 7 次。邀请回答商周该类别下有 18 个回答。邀请回答 jf_99074111 该类别下有 8 个回答。邀请回答大懒猫54 该类别下有 7 个回答。邀请回答 jf_30540068 该类别下有 7 个回答。邀请回答 yinwuqing 该类别下有 6 个回答，其中被选为最佳答案 1 次。邀请回答华仔stm32 该类别下有 6 个回答。邀请回答 jf_34040148 该类别下有 6 个回答。邀请回答王栋春该类别下有 4 个回答。邀请回答 jf_52388138 该类别下有 4 个回答。邀请回答流水源君该类别下有 4 个回答。邀请回答 zealsoft 该类别下有 3 个回答。邀请回答 happyssy 该类别下有 3 个回答。邀请回答 jf_40730592 该类别下有 3 个回答。邀请回答 jf_61020569 该类别下有 2 个回答。邀请回答 Cool 该类别下有 2 个回答。邀请回答 jf_60754737 该类别下有 2 个回答。邀请回答 huahuali5617 该类别下有 1 个回答。邀请回答器必利该类别下有 1 个回答。邀请回答 jf_15072763 该类别下有 1 个回答。邀请回答举报刘诺馨相关推荐 • 【verilog每日一练】如何区分＜=表示的含义 2029 • 初学者读夏宇闻老师书上一个问题，是关于阻塞赋值和非..... 3104 • Verilog中阻塞赋值与非阻塞赋值的区别是什么 1327 • 阻塞与非阻塞赋值的区别是什么？ 1731 • FPGA在阻塞赋值中说是前边赋值阻塞后边赋值，但是看波形是同时变化 1053 • 新手请教一个赋值语句问题 2951 • verilog 非阻塞赋值的综合 3160 • Verilog过程赋值语句提问 3231 • 什么是Verilog HDL阻塞赋值？有哪些方面的应用？ 1534 • FPGA刚学4天，新手请教几个问题 1965 2个回答

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2023-8-8 10:46:01 评论举报 dianzi

答案对人有帮助，有参考价值 0 塞赋值语句。因此，verilog的编译器可以根据语句的上下文自动识别 <= 的含义。

2023-10-16 10:27:34 评论举报 dplion5

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