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【verilog每日一练】参数传递

2683 Verilog FPGA开发

问答对人有帮助，内容完整，我也想知道答案 0 基于上一题目模块中定义的parameter参数，在例化该模块时实现参数传递 1 本帖被以下淘专辑推荐: · verilog每日一练\|主题: 23, 订阅: 1
2023-8-30 11:23:51　　评论淘帖1 邀请回答您可以邀请以下用户，快速回答问题 × Mill 该类别下有 31 个回答，其中被选为最佳答案 7 次。邀请回答商周该类别下有 18 个回答。邀请回答 jf_99074111 该类别下有 8 个回答。邀请回答大懒猫54 该类别下有 7 个回答。邀请回答 jf_30540068 该类别下有 7 个回答。邀请回答 jf_34040148 该类别下有 6 个回答。邀请回答 yinwuqing 该类别下有 6 个回答，其中被选为最佳答案 1 次。邀请回答华仔stm32 该类别下有 6 个回答。邀请回答 jf_52388138 该类别下有 4 个回答。邀请回答流水源君该类别下有 4 个回答。邀请回答王栋春该类别下有 4 个回答。邀请回答 jf_40730592 该类别下有 3 个回答。邀请回答 zealsoft 该类别下有 3 个回答。邀请回答 happyssy 该类别下有 3 个回答。邀请回答 Cool 该类别下有 2 个回答。邀请回答 jf_60754737 该类别下有 2 个回答。邀请回答 jf_61020569 该类别下有 2 个回答。邀请回答 h1654155809.6349 该类别下有 1 个回答。邀请回答 jf_22511962 该类别下有 1 个回答。邀请回答 jf_05892082 该类别下有 1 个回答。邀请回答举报 Mill 相关推荐 • 每日一练 3646 • LabVIEW每日一练汇总贴（1.20更新）（已颁奖） 83024 • 关于Pads的每日一练，你有什么想问的吗？ 9477 • 每日一练无法回复，看不到答案 4128 • 制作一个秒表，计时器，数字时钟，模拟时钟为一体的小程序【LabVIEW每日一练11.7日】 13806 • 求带PADS PCB每日一练的板块，大家共同学习 4703 • FPGA每周一练火热上线，带你一点一滴学习FPGA 7021 • 约瑟夫环 2958 • 【FPGA每周一练】FPGA的HDL建模第三周 12275 • LABVIEW中的表格怎么控制某一列的小数点后的位数 5741 5个回答

答案对人有帮助，有参考价值 0 解析：通过模块例化可实现参数传递，若模块中的参数不需要其他模块修改，则模块例化时不需要添加参数；若需要在该模块以外修改参数，则通过模块例化进行参数传递方法如下。另外，在参数定义中通常使用大写字母表示，与变量名称作区分。在上一题目中module_name模块定义变量为50_000_000，本题目在例化该模块时参数传递使用数值为20_000_000，在整个设计中CLK_FRE参数的实际值为20_000_000。最佳答案

2023-8-30 11:23:52 评论举报 Mill

答案对人有帮助，有参考价值 0 module top_module ( input wire clk, // 其他输入输出 ); parameter CLK_FRE = 50000000; // 50MHz // 其他逻辑和代码 endmodule

2023-8-30 14:54:25 评论举报 jf_84491108

答案对人有帮助，有参考价值 0 `define CLK_FRE 50000000 `define PERIOD_NS (`CLK_FRE/1000000)` //将频率转换为周期（纳秒） module clk_gen ( input wire clk_in, //输入时钟 output reg clk_out //输出时钟 ); always @(posedge clk_in) begin //在输入时钟的上升沿触发 #(`PERIOD_NS) clk_out <= ~clk_out; //反转输出时钟，以产生正确的时钟信号 end endmodule 复制代码在上述代码中，CLK_FRE定义了一个频率，单位为Hz，然后通过除以1000000将其转换为MHz。然后我们通过define定义了一个名为PERIOD_NS的参数，它代表了1Hz的周期时间，单位为纳秒。然后，在clk_gen模块中，我们使用了一个always块来反转输出时钟信号，以产生正确的时钟信号。这个反转操作在每个周期的上升沿执行，持续PERIOD_NS个时间单位。

2023-8-30 15:52:26 评论举报一曲作罢

答案对人有帮助，有参考价值 0 module sub_module ( input clk, // 其他输入输出 ); parameter CLK_FRE = 50000000; // 50MHz // 其他逻辑和代码 endmodule module top_module ( input clk, // 其他输入输出 ); sub_module #(.CLK_FRE(50000000)) sub_module1( .clk(clk) //其他输入输出 ); // 其他逻辑和代码 endmodule

2023-8-30 20:22:46 评论举报 jf_99074111

答案对人有帮助，有参考价值 0 假设上一题目中定义的模块如下： ``` module adder #(parameter WIDTH = 8) (input [WIDTH-1:0] a, b, output [WIDTH-1:0] c); assign c = a + b; endmodule ``` 在实例化该模块时，可以通过以下方式传递参数： ``` adder #(.WIDTH(16)) inst1 (.a(input1), .b(input2), .c(output1)); ``` 其中，`#(.WIDTH(16))`表示将参数`WIDTH`的值设为16，`.a(input1)`表示将模块的`a`端口连接到`input1`信号线，`.b(input2)`表示将模块的`b`端口连接到`input2`信号线，`.c(output1)`表示将模块的`c`端口连接到`output1`信号线。通过这样的方式，即可实现参数传递。

2023-10-9 16:31:01 评论举报莫循虎

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