[问答]

AD9144 /9136SYNC~信号周期性拉低和没有模拟输出的问题如何解决？

问答对人有帮助，内容完整，我也想知道答案 0 最近在使用AD9144芯片，调试JESD204B接口出现了一些问题，暂时没有头绪，期盼能得到各位的指点。 AD9144的主要配置如下：8条JESD204B链路，subclass1，速率为4.8Gbps，DAC参考时钟为240MHz，使用内部PLL倍频到960MHz作为DAC的采样频率，采用了mode1，F=1，S=1，K=32，M=4，2倍插值；与AD9144对接的是xilinx的V7 FPGA，使用了xilinx提供的JESD204B core，可以发送正弦波数据到DAC芯片。目前的调试情况：根据手册提供的配置流程配置AD9144，查询相关寄存器，DAC PLL和Serdes PLL已锁定，查询470和471寄存器，其值为FF，说明已经达到Code Group sync和Frame sync，但是472寄存器为0，说明有checksum错，且SYNC~信号会周期性拉低（每16个周期拉低一个周期），查询寄存器，报告有bad running disparity错误；查询30C和30D寄存器（lane fifo status），有部分链路报告FIFO full，是否说明数据已经写到AD9144的lane FIFO中？从FPGA侧的JESD204B core来看，数据可以从用户逻辑发送到core中（没有达到同步状态时，无法将数据发送到core中）。但是使用示波器观测AD9144的模拟端输出，没有看到任何波形，不知道是哪一块出了问题。总的来说，有两个问题：一是SYNC~信号周期性拉低，报告有bad running disparity错误，二是模拟端没有任何波形输出。请大家看看主要的问题在哪里，多谢了！ 0
2023-12-8 06:00:25　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 张程明该类别下有 100 个回答。邀请回答 jf_50240986 该类别下有 84 个回答。邀请回答 shaorc 该类别下有 73 个回答。邀请回答 Music 该类别下有 72 个回答。邀请回答 leetow2006 该类别下有 64 个回答。邀请回答王尚岱该类别下有 43 个回答。邀请回答 CCCLLL 该类别下有 41 个回答。邀请回答 mintsy 该类别下有 39 个回答。邀请回答梅利号该类别下有 38 个回答。邀请回答 wp2010abc 该类别下有 36 个回答。邀请回答河神大人该类别下有 33 个回答。邀请回答熊本熊该类别下有 33 个回答。邀请回答硬件工程师1 该类别下有 32 个回答，其中被选为最佳答案 1 次。邀请回答哔哔哔- 该类别下有 32 个回答。邀请回答奇牙虎威该类别下有 31 个回答。邀请回答 Duke 该类别下有 28 个回答。邀请回答谢新貌该类别下有 27 个回答。邀请回答 chunhuahua 该类别下有 27 个回答。邀请回答 siyugege 该类别下有 27 个回答。邀请回答最强海贼王该类别下有 26 个回答。邀请回答举报李秀兰相关推荐 • 请教AD9144 /9136SYNC~信号周期性拉低和没有模拟输出的问题 5411 • ADC12QJ800-Q1 sync信号会周期性拉低的原因？ 95 • 使用AD9163的时候遇到JESD204B的SYNC信号周期性拉低如何解决？ 410 • AD9144可生成的最大方波为多少M? 271 • AD9129/AD9144输出基带信号带宽最大能达到多少？ 344 • 请问AD9129和AD9144输出基带信号带宽最大能达到多少？ 2348 • ad9680 JESD204B接口rx_sync信号同步和失锁周期性出现怎么解决？ 620 • 请问AD9144输出响应时间？ 2644 • AD9144，AD9148，AD9177的四通道输出都可以四路同步输出吗？ 353 • AD9144 SYSREF是接到AD9516芯片的OUT6上，请问Sysref应该怎么设置？ 3479