1
完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
大家好,我近期正在使用AD8283这款芯片,配合着使用了专门的ADC数据采集板HSC-ADC-EVALCZ。
(图中是AD8283板与HSC-ADC-EVALCZ板的整体情况) 这两天新做了一块AD8283的板子和HSC-ADC-EVALCZ板一起配合采集数据,发现当AD8283的六个通道全部开启时,CLK+和CLK-信号受到了干扰而发生了畸变,导致VisualAnalog采集的数据不正常。 (上图是未受到干扰时AD8283的时钟情况(50MHz)) 这个干扰通路目前看来是这样,AD8283的DSYNC和D0-D11上有快速跳变的高低电平(同步信号和转换数据),这些引脚接到了HSC-ADC-EVALCZ上,同时AD8283的CLK+和CLK-信号也接到了HSC-ADC-EVALCZ上,因此DSYNC和D0-D11信号变化引起的干扰就影响到了CLK+和CLK-,导致畸变,使得数据采集也不正常起来。 (上图是受到干扰后AD8283的CLK+和CLK-的情况) 按理说DSYNC、D0-D11、CLK+、CLK-对HSC-ADC-EVALCZ板来说都是输入信号,彼此之间不应该有干扰的,所以目前的这种现象让我很困惑,不知道原因,也不知道该如何解决。 (上图是受到干扰后AD8283采集的数据在VisuaAnalog中的显示情况) 论坛里的大神们有没有遇到过类似的情况,有没有相关经验,可不可以帮忙分析下原因 很急,在线等! |
|
相关推荐
|
|
你正在撰写答案
如果你是对答案或其他答案精选点评或询问,请使用“评论”功能。
为什么在频率为10^3 Hz处,产生的相移就可以确定约为-90度
1126 浏览 1 评论
【高手问答】电路的功能是为了0.6v到40v之间调压,运放发热严重
3319 浏览 8 评论
USB3.0 工业相机的传输速率是否受到电脑主板某些硬件的限制?
1198 浏览 0 评论
2393 浏览 1 评论
1324 浏览 0 评论
小黑屋| 手机版| Archiver| 德赢Vwin官网 ( 湘ICP备2023018690号 )
GMT+8, 2024-12-23 01:15 , Processed in 0.572332 second(s), Total 72, Slave 55 queries .
Powered by 德赢Vwin官网 网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
德赢Vwin官网 观察
版权所有 © 湖南华秋数字科技有限公司
德赢Vwin官网 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号