求助：遇见诡异问题，FPGA模块A输出端口连接模块B输入后，模块A不能正常工作的

1625 zynq开发板 Zynq7010

问答对人有帮助，内容完整，我也想知道答案0 最近要做一个通过串口提取GPS模块的$GPRMC（40字节）数据中的时间信息（6字节），`frame_filter`模块功能是接收gps数据，然后提取6字节时间数据并按字节依次发送给uart_tx模块，通过串口发出去，结果诡异的一幕出现了。`frame_filter`模块的数据输出端口和数据有效输出端口，如果不接在uart_tx模块的输入上，`frame_filter`模块就能正常工作，状态机能够正常流转，能够正常提取时间；如果接在在uart_tx模块的输入上，`frame_filter`模块就不能正常工作，状态机卡死。经过仿真验证，vavido自带仿真工具仿真无问题。上板异常。求大神排忧解难，小弟在此跪谢。。 `frame_filter`模块代码自己写的如下，uart_tx模块代码使用野火代码。 module frame_filter ( input wire clk, input wire reset, input wire [7:0] serial_in, input wire data_valid, output reg [7:0] serial_out, output reg frame_valid ); parameter IDLE =3'b000; parameter RECEIVE =3'b001; parameter DONE =3'b010; reg [5:0] byte_count; // 用于计数，最大40字节数据其中6字节为帧头 reg [47:0] header; // 存储帧头 reg [319:0] data_buffer; // 存储数据 reg [7:0] time_buffer [0:5]; reg [2:0] state, next_state; initialbeginstate = IDLE; byte_count =0; frame_valid =0; serial_out =0;endalways @(posedge clkornegedge reset)beginif(!reset)beginstate <= IDLE; byte_count <=0; frame_valid <=0; serial_out <=0; header <=0;endelsebeginstate <= next_state; /if(data_buffer[319:272] ==48'h244750524d43&& data_valid ==1)begintime_buffer [0] <= data_buffer[263:256] ; time_buffer [1] <= data_buffer[255:248] ; time_buffer [2] <= data_buffer[247:240] ; time_buffer [3] <= data_buffer[239:232] ; time_buffer [4] <= data_buffer[231:224] ; time_buffer [5] <= data_buffer[223:216] ; serial_out <= time_buffer[byte_count]; byte_count <= byte_count +1; frame_valid <=1;endelsebeginif(data_valid)begindata_buffer <= {data_buffer[311:0], serial_in}; frame_valid <=1;endelsebeginframe_valid <=0;endend/endend//下一状态逻辑 always @(*)begincase(state) IDLE:beginif(data_valid)beginnext_state = RECEIVE;endelsebeginnext_state = IDLE;endendRECEIVE:beginif(data_buffer[319:272] ==48'h244750524d43)beginnext_state = DONE;endelsebeginnext_state = RECEIVE;endendDONE:beginif(byte_count <6)beginnext_state = DONE;endelsebeginnext_state = IDLE;endenddefault:beginnext_state = IDLE;endendcaseend// 数据接收逻辑 always @(posedge clkornegedge reset)beginif(!reset)beginbyte_count <=0; frame_valid <=0;endelsebegincase(state) IDLE:beginbyte_count <=0; frame_valid <=0; data_buffer <=0;endRECEIVE:beginif(data_valid)begindata_buffer <= {data_buffer[311:0], serial_in};endendDONE:begintime_buffer [0] <= data_buffer[263:256] ; time_buffer [1] <= data_buffer[255:248] ; time_buffer [2] <= data_buffer[247:240] ; time_buffer [3] <= data_buffer[239:232] ; time_buffer [4] <= data_buffer[231:224] ; time_buffer [5] <= data_buffer[223:216] ;if(data_valid)beginserial_out <= time_buffer[byte_count]; byte_count <= byte_count +1; frame_valid <=1;endelsebeginframe_valid <=0;endenddefault:beginframe_valid <=0;endendcaseendendila_0 your_instance_name ( .clk(clk), // input wire clk .probe0(frame_valid), // input wire [0:0] probe0 .probe1(data_valid), // input wire [0:0] probe1 .probe2(serial_in), // input wire [7:0] probe2 .probe3(data_buffer[319:272]), // input wire [47:0] probe3 .probe4(state), // input wire [2:0] probe4 .probe5(data_buffer[263:216]), // input wire [47:0] probe5 .probe6(byte_count), // input wire [5:0] probe6 .probe7(serial_out) ); endmodule 0 本主题由 dianzi_0101 于 2024-7-22 18:12 审核通过奖励4积分
2024-7-22 11:41:07　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答举报 ccc1989124 相关推荐 • 请问FPGA芯片如何外接D/A模块？4172 •FPGA如何连接路由器模块12493 • 如何链接模块的输入输出？842 • 锂电池组连接DC-DC降压模块输出的5v不能让模块正常工作。1634 •模块实例化异常1312 • 新手求助！基于FPGA的AD转换模块验证问题3971 •求助labview下拉列表8179 • 2D阵列可以作为模块I/O吗721 • 如何用Verilog分模块编写1A2B猜数字游戏并且在野火FPGA开发板上实现效果？5740 • AD7606/7608使用FPGA采集信号时出现数据不正常的状态是哪里出了问题？282 1个回答

答案对人有帮助，有参考价值0 根据您提供的信息，这个问题可能是由于以下几个原因导致的： 1. 时钟域交叉：如果frame_filter模块和uart_tx模块使用的时钟频率不同，可能会导致数据同步问题。确保两个模块使用的是相同的时钟源。 2. 信号稳定性：在连接frame_filter模块的输出到uart_tx模块的输入时，可能存在信号稳定性问题。检查信号完整性，确保信号在传输过程中没有受到干扰。 3. 资源竞争：如果frame_filter模块和uart_tx模块共享某些资源（如内存、寄存器等），可能会导致资源竞争，从而影响模块的正常工作。检查两个模块的资源使用情况，确保没有资源冲突。 4. 模块间接口不匹配：检查frame_filter模块的输出端口和uart_tx模块的输入端口是否完全匹配。如果存在不匹配的情况，可能会导致数据传输错误或模块无法正常工作。 5. 状态机设计问题：检查frame_filter模块的状态机设计，确保在连接到uart_tx模块后，状态机能够正确地处理数据和控制信号。为了解决这个问题，您可以尝试以下步骤： 1. 检查时钟源：确保frame_filter模块和uart_tx模块使用的是相同的时钟源。 2. 检查信号完整性：使用示波器或其他工具检查信号在传输过程中的稳定性，确保没有受到干扰。 3. 检查资源使用情况：检查两个模块的资源使用情况，确保没有资源冲突。 4. 检查模块间接口：确保frame_filter模块的输出端口和uart_tx模块的输入端口完全匹配。 5. 调试状态机：在frame_filter模块连接到uart_tx模块后，逐步调试状态机，确保状态机能够正确地处理数据和控制信号。 6. 使用仿真工具：使用仿真工具（如ModelSim）对frame_filter模块和uart_tx模块进行仿真，观察在连接后的行为是否符合预期。 7. 查看uart_tx模块代码：检查uart_tx模块的代码，确保其能够正确处理frame_filter模块发送的数据。通过以上步骤，您应该能够找到问题的原因并解决它。希望这些建议对您有所帮助！

2024-7-22 16:16:03 评论举报 rosa