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时钟使能电路的设计

tonggl150

2013-1-8 09:06:49

6236

0

在很多设计中，虽然内部不同模块的处理速度不同，但是由于这些时钟是同源的，可以将它们转化为单一的时钟电路处理。在FPGA的设计中，分频时钟和源时钟的skew不容易控制，难以保证分频时钟和源时钟同相。故此推荐采用使用时钟使能的方法，通过使用时钟使能可以避免时钟“满天飞”的情况，进而避免了不必要的亚稳态发生，在降低设计复杂度的同时也提高了设计的可靠性。

时钟使能电路的设计.zip

91.64 KB , 下载次数: 116

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7条评论

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Hunter 2013-1-8 13:32:07

沙发

谢谢分享

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dalianmao502 2013-1-15 19:45:15

板凳

谢谢诶分享啊

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张书 2013-1-16 08:28:59

3^#

{:1:}{:1:}{:1:}

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欧鹏 2013-3-11 21:19:10

4^#

嘿嘿hbvvb

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高水兴 2013-3-22 10:59:32

5^#

谢谢分享

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陈辉 2013-3-22 13:49:03

6^#

收了，谢谢

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静心生 2013-11-29 22:38:58

7^#

控制时钟的好思路

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