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本人初学verilog, 用ISE综合遇到点问题，特来寻求帮助！找了半天也没发现错误！module saler(clk,reset,half_yuan,one_yuan,out);
input clk,reset,half_yuan,one_yuan; output reg out; reg [2:0] state; parameter idle=0,half=1,one=2,one_half=3,two=4; always@(posedge clk or posedge reset) if(reset) begin out<=0; state<=idle; end else case(state) idle:begin out<=0; if(half_yuan) state<=half; else if(one_yuan) state<=one; else state<=idle; end half:begin out<=0; if(half_yuan) state<=one; else if(one_yuan) state<=one_half; else state<=half; end one:begin out<=0; if(half_yuan) state<=one_half; else if(one_yuan) state<=two; else state<=one; one_half:begin out<=0; if(half_yuan) state<=two; else if(one_yuan ) state<=two; else state<=one_half; end two:begin out<=1; state<=idle; end default:begin out<=0; state<=idle; end endcase endmodule ERROR:HDLCompiler:31 - "E:MIPS2tensaler.v" Line 50: ERROR:HDLCompiler:31 - "E:MIPS2tensaler.v" Line 56: ERROR:HDLCompiler:806 - "E:MIPS2tensaler.v" Line 60: Syntax error near "default". ERROR:HDLCompiler:806 - "E:MIPS2tensaler.v" Line 64: Syntax error near "endcase". 
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3个回答
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我看到了一个one：begin配合的end缺省……还有你上面错误的原因是你已经声明了那个变量，后两个说的是在“”附近有一个系统语法错误。我不知你用的啥软件，我自己用的quartus Ⅱ，修改之后，只有几个无关痛痒的警告，修改之后的程序如下：
module saler(clk,reset,half_yuan,one_yuan,out); input clk,reset,half_yuan,one_yuan; output reg out; reg [2:0] state; parameter idle=0,half=1,one=2,one_half=3,two=4; always@(posedge clk or posedge reset) if(reset) begin out<=0; state<=idle; end else case(state) idle:begin out<=0; if(half_yuan) state<=half; else if(one_yuan) state<=one; else state<=idle; end half:begin out<=0; if(half_yuan) state<=one; else if(one_yuan) state<=one_half; else state<=half; end one:begin out<=0; if(half_yuan) state<=one_half; else if(one_yuan) state<=two; else state<=one; end one_half:begin out<=0; if(half_yuan) state<=two; else if(one_yuan ) state<=two; else state<=one_half; end two:begin out<=1; state<=idle; end default:begin out<=0; state<=idle; end endcase endmodule 还有，注意程序素养，配套的关键字要对齐！ |
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编译结果截图如附件所示
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2013-8-2 16:12:55
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