[问答]

时序分析-寻找PLL相移值

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问答对人有帮助，内容完整，我也想知道答案 0 特权老师，您好，关于时序分析-寻找PLL相移值，有些问题想请教您：疑问一：在您的《特权和你一起学NIOS II》书中，第五章，5.4 三部曲-时序报告，5.4.1 寻找PLL相移值，第102页，书中有句话这样写道“纯粹的建立时间Tsu是15.951ns'中扣除launch edge time（5ns）和network delay（3.081），所以是7.87ns。而同样地，可以得到保持时间Th是4.55ns。” 您给出的图5.35（输入引脚建立时间时序报告）和图5.36（输入引脚保持时间时序报告）是“Data Arrival Path”，对于 form an input port to a internal register, Clock Setupt Slack Time = Data Required Time - Data Arrival Time Data Arrival Time = Launch Edge + Clock Network Delay + Input Maximum Delay of Pin + Pin-to-Register Delay Data Required Time = Latch Edge + Clock Network Delay to Destination Register - μTsu Clock Hold Slack Time = Data Arrival Time - Data Required Time Data Arrival Time = Launch Edge + Clock Network Delay + Input Minimum Delay of Pin + Pin-to-Register Delay Data Required Time = Latch Edge + Clock Network Delay to Destination Register + μTh 我的理解是，在Data Arrival Time公式中没有uTsu，而应该看Data Required Time，不知特权老师您是怎么理解的，或者说我的理解错在什么地方。疑问二：还有接下来的Tcomax和Tcomin是否是按照公式，对于an internal to an output port, Clock Setup Slack Time = Data Required Time - Data Arrival Time Data Arrival Time = Launch Edge + Clock Network Delay to Source Register + μTco + Register-to-Pin Delay Data Required Time = Latch Edge + Clock Network Delay - Output Maximum Delay of Pin Clock Hold Slack Time = Data Arrival Time – Data Required Time – Data Arrival Time = Latch Edge + Clock Network Delay to Source Register + μTco+ Register-to-Pin Delay Data Required Time = Latch Edge + Clock Network Delay – Output Minimum Delay of Pin 您是否是按照Data Arrival Time公式推导出的呢，若是请问是怎样推导的，为什么，Tcomax=3.254ns，Tcomin=2.761ns 谢谢特权老师！ 0
2013-10-22 22:26:12　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答举报臧子涵相关推荐 • BUFG和MMCM静态精细相移是否在此频率下正常工作？ 937 • 如何定义pll输出时钟实现彼此异步？ 3764 • PLL属性更改后时序失败怎么办？ 1322 • 微分电路的仿真，为什么只有幅值衰减没有相移呢？ 3616 • 一文读懂什么是FPGA时序分析 1410 • 请教如何做时序分析 2868 • 静态时序分析STA的优点以及缺点分别有哪些呢 1868 • 使用mmcm_Adv behaiourial模拟失效的动态相移 1584 • Pwm_SetDutyPhaseShift() 总是为EMIOS_PWM_IP_MCB_UP_COUNTER总线模式的相移值加1怎么解决？ 386 • FPGA实战演练逻辑篇56：VGA驱动接口时序设计之3时钟约束 5528 1个回答

答案对人有帮助，有参考价值 0 可能问题比较弱智，对于时序分析自己看官方文档研究了一星期，对于上述提到的问题，实在不理解特权老师您是如何理解的，还请抽空提些思路，谢谢特权老师！

2013-10-25 22:18:19 评论举报臧子涵