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基于PCI Express的数据采集卡设计

2014-3-20 22:58:55 2844

0 基于PCI Express的数据采集卡 PCIe数据采集卡 PCI Express数据采集卡本人在北京工作6年以上,从事FPGA外围接口设计,非常熟悉PCI Express协议,设计调试了多个基于PCI Express接口的数据采集卡. 本人非常熟悉Spartan-6, Virtex-5/Virtex-6/7 Series FPGA PCI Express Block Endpoint模块,基于该模块设计了PCI Express Endpoint Master DMA. 1. Master DMA位于FPGA内部,FPGA执行DMA操作,主要包括两大功能DMA Write(FPGA-->内存)和DMA Read(内存-->FPGA). 2. 1x PCI Express Gen 1 DMA Write(FPGA-->内存)的速度可达214MB/s;4x PCI Express DMA Read(内存-->FPGA)的速度可达209MB/s. 3. 4x PCI Express Gen 1 DMA Write(FPGA-->内存)的速度可达860MB/s;4x PCI Express DMA Read(内存-->FPGA)的速度可达840MB/s. 4. 8x PCI Express Gen 1 DMA Write(FPGA-->内存)的速度可达1690MB/s;8x PCI Express DMA Read(内存-->FPGA)的速度可达1640MB/s. 5. 4x PCI Express Gen 2 DMA Write(FPGA-->内存)的速度可达1680MB/s;4x PCI Express DMA Read(内存-->FPGA)的速度可达1620MB/s. 6. 8x PCI Express Gen 2 DMA Write(FPGA-->内存)的速度可达3440MB/s;4x PCI Express DMA Read(内存-->FPGA)的速度可达3380MB/s. 7. FPGA内部的Master DMA也包含与DMA传输相关的控制状态寄存器和中断寄存器. 8. PCI Express驱动采用WinDriver,采用Legacy PCI或MSI中断方式,用户应用软件通过WinDriver的API函数访问PCI Express寄存器文件. PCI Express接口特性如下： 1. 自适应链路速率，支持Gen 1、2.5Gbps/Lane(Spartan-6, Virtex-5 FPGA)和Gen 2、5.0Gbps/Lane(Virtex-6/7 Series FPGA) 2. 自适应链路宽度，支持PCI Express x8/x4/x2/x1 3. 支持Master DMA Write、Master DMA Read、MSI/传统PCI中断、寄存器读写、RAM读写 4. 支持Master DMA Write和Master DMA Read全双工数据传输 5. PCI Express驱动支持Windows、Linux等操作系统，如Windriver 6. 即插即用，支持热插拔本人已经在Xilinx评估板SP605,ML555,ML505,ML605和KC705,以及自制的PCIe金手指板卡上调试验证了PCI Express Endpoint Master DMA功能. 1. Master DMA Write数据传输功能,数据传输流方向：光纤/RocketiO GTP/GTX--> DDR2/DDR3内存 --> PCI Express Master DMA Write --> PC内存 --> PC硬盘. 2. Master DMA Read数据传输功能,数据传输流方向：PC硬盘 --> PC内存 --> PCI Express Master DMA Read --> DDR2/DDR3内存 --> 光纤/RocketIO GTP/GTX接口. 3. 寄存器访问:软件访问FPGA内部与DMA传输相关的寄存器. 4. FPGA发出Legacy PCI或MSI中断. 5. 用户应用程序,采用Visual C/C++编写. 本人可以提供FPGA源代码,PCI Express驱动、用户应用程序源代码以及相关设计、测试文档.同时还可以在Xilinx评估板SP605,ML555,ML505,ML605和KC705,以及自制的PCIe金手指板卡上演示验证. 如有PCI Express相关方面的技术合作，可联系我。联系方式：neteasy163z@163.com SDR/DDR/DDR2/DDR3 控制器 SDR/DDR/DDR2/DDR3 Controller SDR SDRAM 控制器 SDR SDRAM Controller DDR SDRAM 控制器 DDR SDRAM Controller DDR2 SDRAM 控制器 DDR2 SDRAM Controller DDR3 SDRAM 控制器 DDR3 SDRAM Controller 我是一位在职者（北京），专业从事FPGA设计，有较多的空余时间，对FPGA有比较丰富的项目经验（6年）。熟练使用Altera Stratix/Arria Series FPGA, Virtex-5/Spartan-6/Virtex-6/7 Series FPGA MIG的DDR/DDR2/DDR3 Controller，支持DDR2 800以及DDR3 1600，将DDR2/DDR3 Controller进行FIFO化或MIMO化或MPC化或乒乓化操作，多次在实际项目中使用，被证明稳定可靠。熟练使用Altera Stratix Series FPGA, Altera Arria Series FPGA, Virtex-5/Spartan-6/Virtex-6/7 Series FPGA，熟悉SDR SDRAM接口时序，熟悉DDR SDRAM/DDR2 SDRAM/DDR3 SDRAM接口时序。自行编写符合SDR SDRAM接口时序的SDR SDRAM控制器，支持全页突发模式，SDR SDRAM控制器的CS宽度、Bank宽度、Row宽度、Column宽度、以及AC Timing参数（比如刷新时间、激活时间等）都是可编程的，突发数据长度可变，SDR SDRAM控制器已经解决翻页问题。 SDR SDRAM控制器以源代码（Verilog HDL）形式提供，既可用于Altera FPGA，也可用于Xilinx FPGA，用户访问接口符合Avalon-MM Slave Burst Interface规范，控制器经过严格验证，多次在实际项目中使用，被证明稳定可靠。 SDR SDRAM控制器的最高时钟频率是166MHz。将SDR Controller进行FIFO化或MIMO化或MPC化或乒乓化操作，多次在实际项目中使用，被证明稳定可靠。如有SDR/DDR/DDR2/DDR3 SDRAM接口开发相关方面的技术合作，可随时联系我。联系方式：neteasy163z@163.com 高速LVDS数据传输方案和协议基于FPGA的高速LVDS数据传输本人在北京工作6年,从事FPGA外围接口设计,非常熟悉高速LVDS数据传输,8B/10B编码等,设计调试了多个FPGA与FPGA以及FPGA与专用芯片(比如AD/DA)之间的高速LVDS数据传输. 本人非常熟悉AD接口,包括高速并行AD、串行AD，比如ADS5474,E2V,LTC2175,E2V高速AD等,基于FPGA设计高速并行/串行AD接口：时钟对齐、根据帧同步实现串转并数据对齐. 本人非常熟悉Virtex-5/Virtex-6/7 Series FPGA的内置SERDES模块,包括ISERDES,OSERDES,IODELAY,IDELAYCTRL等部件,基于该模块设计了一种高速LVDS数据收发方案和协议: 1. 1路LVDS数据的时钟频率是500MHz(Virtex-5)或600MHz(Virtex-6)或700MHz(Kintex-7),双沿数据传输;1路LVDS数据的传输速率为1Gbps(Virtex-5)或1.2Gbps(Virtex-6)或1.4Gbps(Kintex-7),16路LVDS数据的传输速率为16Gbps(Virtex-5)或19.2Gbps(Virtex-6)或22.4Gbps(Kintex-7) 2. 高速LVDS数据发送:训练序列产生,数据成帧,8B/10B编码,数据并行转串行,随路时钟产生等 3. 高速LVDS数据接收:接收时钟检测(检测接收时钟的存在),接收时钟对齐(对接收时钟进行移相),数据串行转并行,接收数据字节序对齐(Comma码对齐),接收数据Los-of-Sync状态机,8B/10B解码,解数据帧等本人已经在Xilinx评估板ML555/ML605/KC705上调试验证了16路高速LVDS数据收发方案和协议. 1. 1对LVDS随路时钟+16对LVDS发送数据,时钟频率是500MHz(Virtex-5)或600MHz(Virtex-6)或700MHz(KiNtex-7),双沿数据传输;数据传输速率为16Gbps(Virtex-5)或19.2Gbps(Virtex-6)或22.4Gbps(Kintex-7). 2. 1对LVDS接收时钟+16对LVDS接收数据. 本人可以提供FPGA源代码.同时还可以在Xilinx评估板ML555/ML605/KC705上演示验证. 如有高速LVDS数据传输相关方面的技术合作，可联系我。联系方式：neteasy163z@163.com 0
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