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FPGA xilinx 程序调试出错

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问答对人有帮助，内容完整，我也想知道答案 0 本帖最后由 wzh212 于 2014-6-3 16:34 编辑 WARNING:PhysDesignRules:372 - Gated clock. Clock net rd_en is sourced by a combinatorial pin. This is not good design practice. Use the CE pin to control the loading of data into the flip-flop. reg rd_en; always @() begin rd_en <= ~csn && ~rdn; WR_RISING <= ~csn && ~wrn; end always @(posedge rd_en) begin if(rd_en == 1) begin case(addr[2:0]) 3'b000:data_reg <= ARM_FPGA_REG0; 3'b001:data_reg <= ARM_FPGA_REG1; 3'b010:data_reg <= ARM_FPGA_REG2; 3'b011:data_reg <= ARM_FPGA_REG3; 3'b100:data_reg <= ARM_FPGA_REG4; 3'b101:data_reg <= ARM_FPGA_REG5; 3'b110:data_reg <= ARM_FPGA_REG6; 3'b111:data_reg <= ARM_FPGA_REG7; default:; endcase end end 复制代码* 程序用到rd_en的地方，麻烦高手指点下，非常感谢！[qq]1146254321[/qq] 0
2014-6-3 16:33:08　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答 tutu1583 该类别下有 11 个回答。邀请回答举报无相关推荐 • 调试FPGA系统时遇到的问题怎么解决？ 1341 • quartus2015 如何在线调试 7256 • FPGA编译老出错 7722 • Labview 2012 FPGA Spartan 3E 编译出错 3041 • 什么是FPGA调试软件FPGAView？ 1289 • Verilog程序16位除法器QUARTUS2调试出来波形总是不对 6261 • DEBUG调试出错 1133 • stm32与xilinx FPGA通信 4657 • 如何选择Xilinx的FPGA产品 1949 • 如何调试Xilinx Kintex-7 FPGA避免输出被破坏？ 1175 6个回答

答案对人有帮助，有参考价值 0 坐等程序高手我也学习下

2014-6-5 12:57:24 评论举报刘佳文

答案对人有帮助，有参考价值 0 由于有以下一行： always @(posedge rd_en) 综合工具会认为rd_en是时钟。所以有这个WARNING。假设真实时钟是clk，可以改为： always @(posedge clk) 这样rd_en就会被综合成寄存器的CE（时钟使能）控制信号。别人答案，非常感谢！

2014-6-5 14:00:52 评论举报无

答案对人有帮助，有参考价值 0 WARNING:PhysDesignRules:372 - Gated clock. Clock net rd_en is sourced by a combinatorial pin. This is not good design practice. Use the CE pin to control the loading of data into the flip-flop. 警告的内容已经说明了一切了可以看警告372的帮助文件

2014-6-7 14:14:32 评论举报 z00

答案对人有帮助，有参考价值 0 z00 发表于 2014-6-7 14:14 WARNING:PhysDesignRules:372 - Gated clock. Clock net rd_en is sourced by a combinatorial pin. Thi ... 呵呵，警告的内容看懂了，就是不知道怎么去解决,谢谢你的回答！

2014-6-9 09:31:49 评论举报无

答案对人有帮助，有参考价值 0 {:3:}{:3:}{:3:}

2014-9-3 15:25:33 评论举报 dxl3210

答案对人有帮助，有参考价值 0 谢谢分享！！！！！！！！！！！！！！！！！

2014-9-7 16:50:40 评论举报天天想

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