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[启芯][公开课] 数字逻辑综合 04-1 Timing constraints

2014-7-3 16:55:20 6057

0 本课程主要介绍通过逻辑综合工具，将Verilog RTL 代码转换成门级网表的方式，以满足设计的时序要求。学习本课程可以熟悉逻辑综合工具的使用。逻辑综合技术是数字IC设计师必须掌握的一项核心技术。欢迎参与“启芯SoC年度培训计划”，了解详情。 0
2014-7-3 16:55:20　　评论淘帖0 举报相关推荐 • [启芯][公开课] 数字逻辑综合 04 Timing constraints 5846 • [启芯工作室] 逻辑综合 04-1 Timing constraints 4469 • 【启芯工作室】【公开课】数字逻辑综合技术视频 01 简介 6527 • [启芯][公开课] 数字逻辑综合 05 Environment Attributes 6637 • [启芯][公开课]数字逻辑综合 02 Design and Technology File 7439 • [启芯公开课] SystemVerilog for Verification 8241 • [启芯][公开课] 数字逻辑综合 03 Design Objects 5899 • [启芯公开课] VLSI simulation techonology 3760 • [启芯工作室]逻辑综合 06 Timing Analysis 5860 • 数字IC版图设计公开课 5715 1 个讨论

0 请去这里： note.youdao.com/share/?id=f702a7a285b76a3c4bd994e2d6a05ec7&type=note

2014-12-17 13:23:00 评论举报 1^# ghostyyp

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