完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
|
` EE对话第二期：FPGA代替一切芯片的可能性有多高？ 当今，半导体市场格局已成三足鼎立之势，FPGA，ASIC和ASSP三分天下。市场统计数据表明，FPGA已经逐步侵蚀ASIC和ASSP的传统市场，并处于快速增长阶段。因此，研发具有自主知识产权的FPGA技术与产品对打破美国企业和***结合构成的垄断，及国家利益意义深远。 撰文、组稿：cindy(sunbo@elecfans.com) 主持：Elecfans管家(sunbo@elecfans.com) (原创内容，转载请注明来自Elecfans) 热门议题：
栏目特色：
活动方式：
欢迎各位用户朋友们踊跃提问或探讨，让更多的朋友来了解MCU的趋势，王工、吴工将会在本周五16:00—17:00准时在线与大家互动！ 往期回顾 ——————————————————————————————————————————————————————— EE对话第一期：替代8位MCU 谁会是最强杀手锏？ 
0
|
|
相关推荐
1 条评论
167 个讨论
|
|
|
问下在哪看啊。
|
|
|
|
|
|
|
|
|
FPGA太特么贵了，
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
支持一下。这样的节目比较有特色。
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
给大家分享一个小数分频的程序，有兴趣的话可以试下。
//选择异或门模块 half_select： module half_select(sel,a,b,c); output c; input sel,a,b; xor u1(w,a,b); assign c= sel? w:a; //（当sel=‘1’时，clk_in与2分频输出异或，实现半整数 //分频；当sel=‘0’时，只选通clk_in，实现整数分频。） endmodule //模N计数器counter_n： //实现参数化设计N可取2～256，也可增加count位数使N //可取更大的值。以N=7为例通过设置sel分别实现奇数7分频 //和半整数6.5 分频。 module counter_n(reset,en,clk_in,clk_out,count); parameter N=7; input reset,en,clk_in; output clk_out; output[7:0] count; reg clk_out; reg[7:0] count; always @(posedge clk_in) begin if (reset) begin count[7:0]=0; end else if (en) begin if (count==(N-1)) count=0; else count=count + 1; end end always begin if (N<=2) clk_out=count[0]; else if (N<=4) clk_out=count[1]; else if (N<=8) clk_out=count[2]; else if (N<=16) clk_out=count[3]; else if (N<=32) clk_out=count[4]; else if (N<=64) clk_out=count[5]; else if (N<=128) clk_out=count[6]; else if (N<=256) clk_out=count[7]; end endmodule //2分频模块fenpin_2： module fenpin_2(clk_in,clk_out); input clk_in; output clk_out; reg clk_out; always @(posedge clk_in) begin clk_out=~clk_out; end endmodule //最后通过元件例化的方法，调用各元件，实现通 //用分频器最高层设计： module fenpin(reset,en,sel,clk_in,clk_out,count); input reset,en,sel,clk_in; output clk_out; output[3:0] count; half_select u1(sel,clk_in,b,c); //（调用half_select， 元件例化） counter_n u2(reset,en,c,clk_out,count);//(调用counter_n，元件例化） fenpin_2 u3(clk_out,b); //（调用fenpin_2， 元件例化） endmodule |
|
|
|
|
|
|
|
|
可以学习下，比较好学习，有免费的开发套件可以下载，altera官网上面有评估套件。 现在cyclone V集成了arm9双核，功能很强大的 |
|
|
|
|
|
|
|
|
http://www.altera.com.cn/technology/system-tech/next-gen/design-software-innovation.html?elq=a818df11bd2442aeae77236ae64690ec&elqCampaignId=811 Stratix 10 FPGA和SoC简介 Stratix 10 FPGA和SoC不但在内核性能上提高了两倍，而且在带宽和系统集成方面更具优势，包括： 功耗降低了70% 一个管芯上有四百多万个逻辑单元(LE)，单片密度是最高的。 集成64位四核ARM CortexTM-A53处理器系统 单精度浮点DSP性能高达10 TFLOP以上 144个高速串行收发器，串行带宽提高了四倍以上。 |
|
|
|
|
|
|
|
|
推荐几个关于FPGA学习的论坛：http://www.fpga4fun.com/index.html
http://www.fpgaworld.com/ http://opencores.org/projects http://www.alteraforum.com.cn/ https://bbs.elecfans.com/zhuti_fpga_1.html |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
你正在撰写讨论
如果你是对讨论或其他讨论精选点评或询问，请使用“评论”功能。
1333 浏览 1 评论
助力AIoT应用：在米尔FPGA开发板上实现Tiny YOLO V4
1041 浏览 0 评论
2408 浏览 1 评论
2113 浏览 0 评论
矩阵4x4个按键，如何把识别结果按编号01-16（十进制）显示在两个七段数码管上？
2376 浏览 0 评论
1873 浏览 49 评论
6009 浏览 113 评论
/6 
关注我们的微信
下载发烧友APP
德赢Vwin官网 观察
版权所有 © 湖南华秋数字科技有限公司
德赢Vwin官网 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
27821
淘帖
6
1310
赞
支持，期待星期四~~~
