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# ** Note: (vsim-3812) Design is being optimized...
# ** Error: Failed to find design unit work.sos_generator_vlg_tst. # Optimization failed # Error loading design # Error: Error loading design # Pausing macro execution # MACRO ./sos_generator_module_run_msim_rtl_verilog.do PAUSED at line 42 我用quartus II启动modelsim进行仿真,出现如下错误,请问问题出在哪??? |
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6个回答
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1、这个sos_generator_vlg_tst是你写的一个文件吗?是否格式正确,或后缀名错误了吧
2、是否修改了设计文件,没有编译就仿真了? 3、测试文件出错了,可能在42行左右。 希望可以对你有帮助 |
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出错的地方给的很详尽,先找第一个错误点,如下
Error: Failed to find design unit work.sos_generator_vlg_tst. 错误:未找到work目录下sos_generator_vlg_tst设计单元。 根据错误提示,检查一下当前work目录下是否加入了sos_generator_vlg_tst这个模块,如果加入了,确定下后名字或者缀名是否有问题。问题应该是出在这儿的,仔细检查检查就好 评分
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亲,问题解决了吗 我也遇到这个问题了~~
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用FPGA 怎么编写SPI通信协议,求各位大神指点,谢谢
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学习学习啦
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