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`本次活动精彩花絮：本次沙龙PPT 
Constraining Source Synchronous Interfaces.pdf
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会议讨论内容介绍： （1）同步接口介绍 （2）如何应用timequest、如何修改timequest代码 （3）预备知识;相关模块简介 现场热门话题： 1、同步比异步能得到更好的信号完整性及更低信噪比 2、介绍与数据中心对齐和与数据边缘对齐两种模型，选择哪种模型会影响下游的约束方法的选择。 3、单倍数据沿采样很双倍数据沿采样介绍 4、数据传输模型介绍：同沿传输和负沿传输；同沿传输是常用方法。 5、SDR输入时钟的约束方法：创建虚拟时钟；虚拟时钟的频率与输入时钟频率相同。 6、输入时钟的产生方法：最直接时钟和用锁相环补偿延时；直接时钟只适用于低速输入。 7、 输出延迟的两种类型计算方法：提供setup值&hold值；提供skew值； 8、介绍输入时间约束三种模型的计算方法，三种模型分别是：有输入延时；提供setup值和hold值；提供skew(偏移)值。 精彩互动： 提问：默认的Hold是否往后延迟一个周期 答：输入时钟产生的三种方法：公共数据发送；PLL；DDIO提醒，需要特别主语clk-out与clk out int 提问：在实际操作中，三种方法怎么选 答:公共数据发送方法适用于低速设备；后接DDR处理器，需要调整的，选择PLL方法；一般推荐使用锁相环（PLL）方法，在不够用的时候，可以选择DDIO方法 会前大家正在进行简单的自我介绍并交流一些FPGA的现状分析 
万草丛中两只花，今天的沙龙现场我们还迎来了两位美女工程师，有木有感觉本次沙龙的氛围更加轻松了呢~~~！
张工正在为大家介绍SDR源同步接口时序约束，学会这个保证你贯穿全部时序问题！
会中认真听讲并记录的工程师朋友们...
在互动环节工程师们积极提问并获得电子发烧友赠送的技术书籍
最后来一张全家福大合照，在这里没有新老工程师之分，大家都是FPGA的爱好者，也都是爱学习爱充电的人士，最后祝贺我们本次沙龙圆满结束！！！
德赢Vwin官网 以后将呈现更多精彩纷呈的技术沙龙，期待大家的参与！ 活动详情 源同步设计极大地简化时序参数，解决了管理高速信号中延迟的难题，却带来时序约束和分析难题，那么问题来了，如何来解决这个问题呢？
为此，本次沙龙特邀请到骏龙科技张亚峰先生来为大家讲述源同步接口时序约束方法，介绍通过Quartus® II软件中的TimeQuest时序分析器来约束并分析单倍数据速率源同步接口。 嘉宾介绍
张亚峰，Altera代理商骏龙科技FAE，有3年ALTERA FAE工作经验。之前在某工控领域公司做FPGA工程师； 更多活动：http://event.elecfans.com/event/detail/id/145.html `
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· 2015-1-5 15:41:43
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