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如图想用Modelsim仿真整个系统,但是不太会用verilog做testbench,在testbench里调用各个模块,但是调用的时候又调用不完输入端口,只用到部分,仿真系统提出太少端口警告,被调用模块无相应的输入。怎么破
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5个回答
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顶下啊,求大神
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你想怎么破?
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现在直接调联两个软件可以进行GATE level仿真了,速度超慢的,但是之前还遇到个问题,按图里连接的模块使用自动生成的Verilog 在Modelsim里编译时不通过的,提示多个端口没有声明是为什么呢?
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Error: Can't synthesize current design -- Top partition does not contain any logic自动生成的Verilog 提示这个错误,没有任何逻辑我就没搞明白这是咋回事
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多输入的那个粗线,不能用只输入一位的输入端连接,换输入端吧,很明显的,你底下3个输入端是细线的,你想要的是粗线的,应该可以点开修改输入端位数
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