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FPGA实战演练逻辑篇55：VGA驱动接口时序设计之2源同步接口

5516 接口

问答对人有帮助，内容完整，我也想知道答案 0 VGA驱动接口时序设计之2源同步接口本文节选自特权同学的图书《FPGA设计实战演练（逻辑篇）》配套例程下载链接：http://pan.baidu.com/s/1pJ5bCtt 好，有了这些信息，我们可以分析一下这个接口的时序要求，然后对其进行约束。这个输出的信号，其实是很典型的源同步接口，它的时钟和数据都是由FPGA来驱动产生的。一般的源同步接口的寄存器模型如图8.25所示。在我们的这个系统中，发送端是FPGA，而接收端是ADV7123芯片。如果传输的速率比较高，那么数据和时钟上升沿的严格对齐则要依靠PLL产生可调相位的时钟信号来保证。不过，我们这个25MHz或者50MHz的时钟通过较好的时序分析和约束后，则不必动用PLL。（特权同学，版权所有）图8.25 源同步接口寄存器模型 0 已退回1积分
2015-7-29 11:19:04　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × rousong1989 该类别下有 29 个回答。邀请回答小红A 该类别下有 2 个回答。邀请回答 gesper3187 该类别下有 2 个回答。邀请回答负一级该类别下有 2 个回答。邀请回答 nonameplayer 该类别下有 1 个回答。邀请回答传伟1号该类别下有 1 个回答。邀请回答 ml386zd 该类别下有 1 个回答。邀请回答是男人就活出你的高傲该类别下有 1 个回答。邀请回答 icepanpan 该类别下有 1 个回答。邀请回答冰糖雪梨冰糖雪梨该类别下有 1 个回答。邀请回答天翼天意之歌该类别下有 1 个回答。邀请回答 zhyu4774 该类别下有 1 个回答。邀请回答不称在风尘该类别下有 1 个回答。邀请回答 chizhanbo_007 该类别下有 1 个回答。邀请回答 yong24hao 该类别下有 1 个回答。邀请回答呆萌乖乖兔该类别下有 1 个回答。邀请回答 cgx1 该类别下有 1 个回答。邀请回答 ckkcy 该类别下有 1 个回答。邀请回答啊范范范范该类别下有 1 个回答。邀请回答酷酷的浮萍该类别下有 1 个回答。邀请回答举报 rousong1989 相关推荐 • FPGA实战演练逻辑篇54：VGA驱动接口时序设计之1概述 5064 • FPGA实战演练逻辑篇60：VGA驱动接口时序设计之7优化 4152 • FPGA实战演练逻辑篇56：VGA驱动接口时序设计之3时钟约束 5526 • FPGA实战演练逻辑篇58：VGA驱动接口时序设计之5建立和保持时间计算 4113 • FPGA实战演练逻辑篇57：VGA驱动接口时序设计之4建立和保持时间分析 5520 • FPGA实战演练逻辑篇59：VGA驱动接口时序设计之6建立和保持时间约束 3597 • FPGA实战演练逻辑篇64：CMOS摄像头接口时序设计4时序约束 4576 • FPGA实战演练逻辑篇65：CMOS摄像头接口时序设计5时序报告 6787 • FPGA实战演练逻辑篇61：CMOS摄像头接口时序设计1理想时序 4584 • FPGA实战演练逻辑篇48：基本的时序分析理论1 5282 1个回答

答案对人有帮助，有参考价值 0 版主以后发帖的时候可以把积分改为0就是普通帖了，系统默认设置为了1个积分是问题贴。

2015-8-16 22:04:38 评论举报 Elecfans管家