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FPGA实战演练逻辑篇60：VGA驱动接口时序设计之7优化

4151 接口

问答对人有帮助，内容完整，我也想知道答案 0 VGA驱动接口时序设计之7优化本文节选自特权同学的图书《FPGA设计实战演练（逻辑篇）》配套例程下载链接：http://pan.baidu.com/s/1pJ5bCtt 最后，再次编译系统，查看时序报告。如图8.41和图8.42所示，我们看到数据总线的Setup和Hold时间的余量都很充足，这样看来，我们的设计达到了时序收敛的目的。（特权同学，版权所有）图8.41 setup时间时序分析报告图8.42 hold时间时序分析报告为了帮助大家进一步的理解时序的概念，这里可以找一条路径，将他们的建立时间和保持时间波形图同时拉出来，如图8.43所示，大家便可一目了然。建立时间和保持时间会分别使用他们最坏的情况进行分析，然后得出相应的时序余量。左图的竖线条是时钟的latch沿，我们看在它前面9.713ns数据都是保持稳定的，完全满足ADV7123芯片datasheet上的0.2ns建立时间要求；右图的竖线条是保持时间的latch沿，它和launch沿是对齐的，我们看到它以后大约3.9ns数据才会发生变化，也完全满足ADV7123芯片datasheet上的1.5ns保持时间要求。（特权同学，版权所有）图8.43 某路径的setup时间和hold时间波形示意图 0 已退回1积分
2015-8-10 15:03:08　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × rousong1989 该类别下有 29 个回答。邀请回答 gesper3187 该类别下有 2 个回答。邀请回答负一级该类别下有 2 个回答。邀请回答小红A 该类别下有 2 个回答。邀请回答 lee 该类别下有 1 个回答。邀请回答雪漫倩颖该类别下有 1 个回答。邀请回答 jf_1689824204.6718 该类别下有 1 个回答。邀请回答 jf_44821573 该类别下有 1 个回答。邀请回答 nonameplayer 该类别下有 1 个回答。邀请回答传伟1号该类别下有 1 个回答。邀请回答 ml386zd 该类别下有 1 个回答。邀请回答是男人就活出你的高傲该类别下有 1 个回答。邀请回答 icepanpan 该类别下有 1 个回答。邀请回答冰糖雪梨冰糖雪梨该类别下有 1 个回答。邀请回答天翼天意之歌该类别下有 1 个回答。邀请回答 zhyu4774 该类别下有 1 个回答。邀请回答不称在风尘该类别下有 1 个回答。邀请回答 chizhanbo_007 该类别下有 1 个回答。邀请回答 yong24hao 该类别下有 1 个回答。邀请回答呆萌乖乖兔该类别下有 1 个回答。邀请回答举报 rousong1989 相关推荐 • FPGA实战演练逻辑篇55：VGA驱动接口时序设计之2源同步接口 5515 • FPGA实战演练逻辑篇54：VGA驱动接口时序设计之1概述 5064 • FPGA实战演练逻辑篇58：VGA驱动接口时序设计之5建立和保持时间计算 4113 • FPGA实战演练逻辑篇56：VGA驱动接口时序设计之3时钟约束 5526 • FPGA实战演练逻辑篇59：VGA驱动接口时序设计之6建立和保持时间约束 3597 • FPGA实战演练逻辑篇57：VGA驱动接口时序设计之4建立和保持时间分析 5520 • FPGA实战演练逻辑篇65：CMOS摄像头接口时序设计5时序报告 6787 • FPGA实战演练逻辑篇64：CMOS摄像头接口时序设计4时序约束 4576 • FPGA实战演练逻辑篇48：基本的时序分析理论1 5282 • FPGA实战演练逻辑篇67：测试脚本编写 5501 2个回答