去耦电容旁路电容总结

去耦和旁路概述：

旁路：空载时为了得到想要的输出信号而加的电容。

去耦：带载时为了不让负载对前级信号产生影响而加的电容。

耦合的产生：

电路中总是存在驱动的源和被驱动的负载。如果负载电容比较大，驱动电路要把电容充电，放电，才能完成信号的跳变，在上升沿比较陡峭的时候，电流比较大，这样驱动的电流就会吸收很大的电源电流，由于电路中的电感，电阻（特别是芯片管脚上的电感，就会产生反弹），这种电流相对于正常情况就是一种噪声，会影响前级的正常工作。这就是耦合。去耦电容就是起到一个电池的作用，满足驱动电路电流的变化，避免相互间的耦合干扰。

去耦电容布线：

退耦电容主要是用来抑制IC内部的杂讯如振荡器的多次谐波等传到电源里而干扰其它电路的。只要想象一下，杂讯是从IC内部向外走的，而不是从外部电源向IC内走的就理解了。图1到5里，噪声从的地线和电源线出来的后，在到达这个退耦电容之前已经通过过孔的支路跑到其它电路里去了，当然是不行的。

这种位置的电容，一般有两个作用：
1.为IC电源提供瞬间工作所需的大电流。
对于第一种情况，不一定非要经过电容后，才接到IC的电源或地引脚，但要尽量的靠近。典型的例子是BGA封的去耦合电容，一般都放在背面。尽量靠近的情况下，也要注意电容到电源和地平面的布线，越短、越粗越好；否则会引入布线电感。因瞬时电源的补给也是找最短阻抗路径的，过大的分布电感会带来不利因素。
2.去除IC产生的高频杂信，使其不要传递到电源层或地层。

对于第二种情况，IC的电源先经过电容后，再接到电源或地层，这是最好的，这样杂信先由电容去掉了，就不会到电源或地层上了；这种情况，尤其要注意不要在布线中引入过大的电感，因高频杂信，及其高次谐波，其频率都很高，而在高频下，小小的电感都会带来较大的阻抗，至高频杂信不能由电容低阻地耦合到地，从面降低了去耦效果。

去耦电容的容值计算

使用表达式：

C ⊿U=I ⊿t

由此可计算出一个IC 所要求的去耦电容的电容量C 。

⊿U 是实际电源总线电压所允许的降低，单位为V 。

I 是以A （安培）为单位的最大要求电流；

⊿t 是这个要求所维持的时间。

xilinx 公司推荐的去耦电容容值计算方法：

推荐使用远大于1/m 乘以等效开路电容的电容值。

此处m 是在IC 的电源插针上所允许的电源总线电压变化的最大百分数，一般IC

的数据手册都会给出具体的参数值。

等效开路电容定义为：

C=P/(fU^2)

式中：

P ——IC 所耗散的总瓦数；

U ——IC 的最大DC 供电电压；

f ——IC 的时钟频率。

一旦决定了等效开关电容，再用远大于1/m 的值与它相乘来找出IC 所要求的总

去耦电容值。然后还要把结果再与连接到相同电源总线电源插针的总数相 除，

最后求得安装在每个连接到电源总线的所有电源插针附近的电容值。

从上式可以看出，滤波电容大小与电源输出电流和单位时间电容电压变化率有关系，且输出电流越大电容越大，单位时间电压变化越小电容越大，我们可以假设，单位时间电容电压变化1v （dV ＝1 ）（可能有人说变化也太大了吧，但想下我们一般做类似lm886 的时候用的电压是30v 左右，电压下降1v ，电压变化率是96.7 ％，我认为不算小了，那如果您非认为这个值小了，那你可以按照你所希望的值计算一下，或许你发现你所需要的代价是很大的），则上式变为C ＝I*dt 。那么我们就可以按照一个最大的猝发大功率信号时所需要的电流和猝发时间来计算我们所需要的最小电容大小了，以lm3886 为例，它的最大输出功率是125W ，那么我么可以假设需要电源提供的最大功率是150W ，则电源提供的最大电流是I ＝150/(30+30)=2.5A( 正负电源各2.5A ），而大功率一般是低频信号，我们可以用100Hz 信号代替，则dt ＝1/100 ＝0.01s ，带上上式后得到C ＝2.5 ×0.01 ＝0.025 ＝25000uF 。以上计算是按照功放的最大功率计算的，如果我们平时是用小音量听的话，电容不需要这么大的，我认为满足一定的纹波系数就可以了，4700u 或许就已经够用了。喜欢大音量的同志那就必须要用大水塘了，10000u 也不算大。ps ：如果按照dV ＝0.1v 计算，则C ＝25 万uF ，可以想像在电源上你要花多少钱，而且对音质的影响有多大还很难说。而且从上面的计算还可以得出结论，给lm3886 供电的变压器的功率必须要大于150W ，如果用一个变压器给双路供电必须大于300W 。

还有些人可能要问你的计算有问题，因为电容在给电路供电的时候，变压器还在给它充电，应该不需要这么大的电容。我们也可以计算一下，当供电30v 时，电流2.5A ，相当与电容接了一个12 欧姆的负载（这个是瞬时最小电阻），则变压器要给电容充电的时间是T ＝R ×c ＝12 ×0.025 ＝0.3s ，而在0.01s 内变压器给电容充不了多少电，功放电路的能量要全部由电容供给。

电容谐振频率的解释：

由于焊盘和引脚的原因，每个电容都存在等效串联电感（ESL ），因此自身会形

成一个串联谐振电路，LC 串联谐振电路存在一个谐振频率，随着电力的频 率不

同，电容的特性也随之变化，在工作频率低于谐振频率时，电容总体呈容性，在

工作频率高于谐振频率时，电容总体呈感性，此时去耦电容就失去了去耦的效

果，如下图所示。因此，要提高串联谐振频率，就要尽可能降低电容的等效串联

电感。

电容的容值选择一般取决于电容的谐振频率。

不同封装的电容有不同的谐振频率， 表1 列出了不同容值不同封装的电容的谐振

频率：

需要注意的是数字电路的去耦，低的ESR 值比谐振频率更为重要，因为低的ESR

值可以提供更低阻抗的到地通路，这样当超过谐振频率 的电容呈现感性时仍能

提供足够的去耦能力。

去耦电容选择不同容值组合的原因：

在去耦电容的设计上，通常采用几个不同容值（通常相差二到三个数量级，如

0.1uF 与10uF ），基本的出发点是分散串联谐振以获得一个较宽频率范 围内的

较低阻抗。

一个电容的实际模型是ESR 串联一个电感，再串联一个电容。下图是实际旁路电容的模型

其实际的阻抗是下面的公式，n 代表并联的相同电容个数。

并联完全相同的电容，其阻抗和频率关系如下。

相同的电容并联，没有改变其自谐振频率，但是将阻抗减小了，也就是减小了ESR ，增加了电容，减小了电感。

接下来我们并联不同的电容，就是说他们ESR 相同，C1>C2 ，L1>L2 然后看看他们的阻抗响应。

计算得到的实部和虚报如下

这个图表就是上面2 个容值不同电容并联后的阻抗和频率的关系，最主要的点是Z1 感性和Z2 容性相交的那个点，就是2 个自谐振频率中间的那个向上的图形，在那个频率点附近的高频信号会给我们带来很多的问题，在那个点上阻抗很大，在电源系统上存在着很多杂散的波形，但是大部分都会被旁路电容短接到地层或者电源层，因为在某些频率段里面，旁路电容的阻抗很低，只有0.1 左右。但是如果有一个杂波频率是中间那个阻抗很大的频率点上，那么它就不能被短接到电源层或者地层，这样它就会一直在系统中游荡，造成EMI 问题，其实这些话也是说明旁路电容的，只是是从电源系统的阻抗来分析的。

这是软件仿真的结果，存在向上的那个频率点，理论上是无穷大的，我们不希望在阻抗曲线中出现任何峰值，这样就会导致某些波不能被短路到地层和电源层。

接下来还有一些理论的推导，就是设置不同的ESR ，C 和L 来验证一些结果。我不多说了，我把一个文档作为附件上传，读者可以自己参考。

最主要就是，我们可以选用比较多的电容，选择适当的ESR 值可以使得阻抗曲线平滑，而不是ESR 越小越好。就是要让电源系统的阻抗达到下面的效果，这样在一定范围的频率点上，就没有峰值了，也就不会存在无法短接的杂波了。

降低去耦电容 ESL 的方法 ：

去耦电容的ESL 是由于内部流动的电流引起的， 使用多个去耦电容并联的方式可

以降低电容的ESL 影响，而且将两个去耦电容以相反走向放置在一起，从 而使

它们的内部电流引起的磁通量相互抵消，能进一步降低ESL 。（此方法适用于任

何数目的去耦电容，注意不要侵犯DELL 公司的专利）

如果相同走向的电容靠的太近则会是互感加强从而去耦效果不好。所以相同走向电容并联时要有一定间距来减少。

IC 去耦电容的数目选择

在设计原理图的时候，经常遇到的问题是为芯片的电源引脚设计去耦电容，上面

已经介绍了去耦电容的容值选择，但是数目选择怎么确定呢？理论上是每个电

源引脚最好分配一个去耦电容，但是在实际情况中，却经常看到去耦电容的数目

要少于电源引脚数目的情况，如freescale 提供的iMX233 的PDK 原 理图中，内

存SDRAM 有15 个电源引脚，但是去耦电容的数目是10 个。

去耦电容数目选择依据：

在布局空间允许的情况下，最好做到一个电源引脚分配一个去耦电容，但是在空

间不足的时候， 可以适当削减电容的数目， 具体情况应该根据芯片上电源引脚 的

具体分布决定，因为厂家在设计IC 的时候，经常是几个电源引脚在一起，这样

可以共用去耦电容，减少去耦电容的数目。

电容的摆放

对于电容的安装，首先要提到的就是安装距离。容值最小的电容，有最高的谐振

频率， 去耦半径最小， 因此放在最靠近芯片的位置。 容值稍大些的可以距离稍远，

最外层放置容值最大的。如果去耦电容离IC 电源引脚较远，则布线阻抗将减小去耦电容

的效力。

还有一点要注意，在放置时，最好均匀分布在芯片的四周，对每一个容值等级都

要这样。 通常芯片在设计的时候就考虑到了电源和地引脚的排列位置， 一般都 是

均匀分布在芯片的四个边上的。因此，电压扰动在芯片的四周都存在，去耦也必

须对整个芯片所在区域均匀去耦。

在安装电容时，要从焊盘拉出一小段引出线，然后通过过孔和电源平面连接，接

地端也是同样。 放置过孔的基本原则就是让这一环路面积最小，进而使总的寄生

电感最小，如图16 。

第一种方法从焊盘引出很长的引出线然后连接过孔，这会引入很大的寄生电感，

一定要避免这样做，这时最糟糕的安装方式。

第二种方法在焊盘的两个端点紧邻焊盘打孔，比第一种方法路面积小得多，寄生

电感也较小，可以接受。

第三种在焊盘侧面打孔，进一步减小了回路面积，寄生电感比第二种更小，是比

较好的方法。

第四种在焊盘两侧都打孔，和第三种方法相比，相当于电容每一端都是通过过孔

的并联接入电源平面和地平面， 比第三种寄生电感更小， 只要空间允许， 尽量 用

这种方法。

最后一种方法在焊盘上直接打孔，寄生电感最小，但是焊接是可能会出现问题，

是否使用要看加工能力和方式。

推荐使用第三种和第四种方法。

需要强调一点：有些工程师为了节省空间，有时让多个电容使用公共过孔。任何

情况下都不要这样做。最好想办法优化电容组合的设计，减少电容数量。

由于印制线越宽，电感越小，从焊盘到过孔的引出线尽量加宽，如果可能，尽量

和焊盘宽度相同。这样即使是0402 封装的电容，你也可以使用20mil 宽的引出

线。引出线和过孔安装如图17 ，注意图中的各种尺寸。

对于大尺寸的电容，比如板级滤波所用的钽电容，推荐用图18 中的安装方法。

注意：小尺寸电容禁止在两个焊盘间打孔，因为容易引起短路。

电容的去耦半径

如果电容摆放离芯片过远，超出了它的去耦半径，电容将失去它的去耦的作用。

理解去耦半径最好的办法就是考察噪声源和电容补偿电流之间的相位关系。 当芯

片对电流的需求发生变化时，会在电源平面的一个很小的局部区域内产生电压

扰动，电容要补偿这一电流（或电压），就必须先感知到这个电压扰动。信号在

介质中传播需要一定的时间， 因此从发生局部电压扰动到电容感知到这一扰动之

间有一个时间延迟。同样，电容的补偿电流到达扰动区也需要一个延迟。因此

必然造成噪声源和电容补偿电流之间的相位上的不一致。

特定的电容，对与它自谐振频率相同的噪声补偿效果最好，我们以这个频率来衡

量这种相位关系。设自谐振频率为f ，对应波长为 λ，补偿电流表达式可写 为：

I=A 乘（e 的j2 πf2R/C ）

其中，A 是电流幅度，R 为需要补偿的区域到电容的距离，C 为信号传播速度。

当扰动区到电容的距离达到 λ/4 时，补偿电流的相位为 π，和噪声源相位刚好

差180 度，即完全反相。此时补偿电流不再起作用，去耦作用失效，补偿的 能

量无法及时送达。为了能有效传递补偿能量，应使噪声源和补偿电流的相位差尽

可能的小，最好是同相位的。距离越近，相位差越小，补偿能量传递越多，如果

距 离为0 ，则补偿能量百分之百传递到扰动区。这就要求噪声源距离电容尽可

能的近，要远小于 λ/4 。实际应用中，这一距离最好控制在 λ/40- λ/50 之间，

这是一个经验数据。

例如：0.001uF 陶瓷电容，如果安装到电路板上后总的寄生电感为1.6nH ，那么

其安装后的谐振频率为125.8MHz ，谐振周期为7.95ps 。假设信号在电路板上的

传播速度为166ps/inch ，则波长为47.9 英寸。电容去耦半径为47.9/50=0.958

英寸，大约等于2.4 厘米。

本例中的电容只能对它周围2.4 厘米范围内的电源噪声进行补偿， 即它的去耦半

径2.4 厘米。不同的电容，谐振频率不同，去耦半径也不同。对于大电 容，因

为其谐振频率很低，对应的波长非常长，因而去耦半径很大，这也是为什么我们

不太关注大电容在电路板上放置位置的原因。 对于小电容， 因去耦半径很小， 应

尽可能的靠近需要去耦的芯片，这正是大多数资料上都会反复强调的，小电容要

尽可能近的靠近芯片放置。

综上所述，在选择去耦电容时，需要考虑的因素有电容的ESR 、ESL 值，谐振频

率，布局时要注意根据IC 电源引脚的数目和周围布局 空间决定去耦电容数目，

根据去耦半径决定具体的布局位置。

旁路电容计算

大概按C=1/F

正经公式RC > 5T

C 为旁路电容，T 为频率倒数，R 为负载电阻。

负载电阻R= 输出电压U/ 输出电流I