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用verilog语言编写PwM生成模块

问答对人有帮助，内容完整，我也想知道答案 0 用verilog语言编写PwM生成模块 1 已退回5积分
2016-5-16 13:41:22　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答举报 sxw2346 相关推荐 • dsp与fpga之间通讯Verilog编写 4182 • 用Verilog语言编写SJA1000 CAN控制器的驱动程序 11334 • 求一个用Verilog语言编写的完整的直扩系统程序 3883 • 模块调用与生成问题 1714 • 如何用Verilog语言编写量子算法 1981 • 基于quartusII 原理图与verilog语言设计 4375 • 新手求助labview的FPGA模块生成PWM信号编程 4013 • 正弦振荡用verilog HDL如何编写 2203 • 如何用Verilog分模块编写1A2B猜数字游戏并且在野火FPGA开发板上实现效果？ 5879 • 如何用Verilog HDL语言描述D型主从触发器模块 1572 2个回答

答案对人有帮助，有参考价值 0 给您一个思路：用8位计数器计数，从0计到255。再用一个8位数值比较器，根个计数值比一下，大于就输出1；小于等于就输出0.计数器代码太经典了，有现成的不写了，8位数值比较器：assign OUT=((CNT>DATA)? 1:0); DATA=127就是设置占空比50%

2016-5-18 13:08:13 评论举报 h1654155954.6704