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赛灵思的DDR3在init_calib_comlete拉高之前的波形，不知道对不对，和altra的不一样

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问答对人有帮助，内容完整，我也想知道答案0 ddr3端在init_calib_comlete拉高之前的波形，不知道对不对，求助高手，我是有AXI4总线连接的 0 boxing.png(56.64 KB, 下载次数: 11) 已退回3积分
2016-6-24 11:45:23　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答 tutu1583 该类别下有 11 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答举报 wlj341021 相关推荐 •赛灵思的DDR3读写地址一直重复怎么办？5360 •DDR3IP 初始化控制问题，local_init_done信号一直不拉高18384 • ICP Programming Tool可以通过项目导出.icp项目文件，为啥相同配置导出的同名icp文件都不一样？155 • Xilinx仿真DDR35602 • 如何解决电路板中的DDR3校准问题？1092 • 通过Matlab进行ifft与使用quartus ii进行ifft的结果不一样，画出来的波形图相似却不能做到完全一样是为什么呢？5488 • 请问keil5代码一样但运行结果不一样是怎么回事？6977 • 为什么说赛灵思已经远远领先于Altera？5096 •赛灵思FPGA对DLP数字影院投影仪产生了哪些影响？2732 •DDR3的CS信号接地问题9404 3个回答

done信号起来才说明DDR初始化完成，之前是不用管的，你只要在done信号起来以后，看看你自己的读写有没有问题就可以了。

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2016-11-7 18:39:34 评论

答案对人有帮助，有参考价值0 你在init_calib_comlete拉高之前有对控制口进行读写配置吗？是不是只给时钟和复位，控制器就能自动完成初始化、校准和wr leveling？

2016-11-15 13:41:51 评论举报 daneast05

答案对人有帮助，有参考价值0 请问您仿的是自己建立的工程吗？调用核之后仿真需要哪些文件呢？或者是仿真时候除了时钟，像 mcb3_dram_dqs,mcb3_dram_dqs_n这些信号怎么给呢？谢谢

2017-7-19 14:32:33 评论举报于鹏达

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