输入输出同步问题

不知道这是不是楼主发现的问题。
怀疑问题出现在这段代码里，
always @(posedge clk, negedge reset_n)
begin
if(!reset_n)
begin
delay_counter <= 32'b0;
width_counter <= 32'b0;
trigger_out <= 1'b0;
set_out <= 1'b0;
end

else
begin
if(upclk)
begin
if((set_delay_length == 0) || (delay_counter == set_delay_length))
begin
set_out = 1'b1;
delay_counter = 0;
end
else
delay_counter <= delay_counter + 1'b1;
end
else
begin
if((delay_counter > 0) && (delay_counter < set_delay_length))
delay_counter <= delay_counter + 1'b1;
else if((set_delay_length != 0) && (delay_counter == set_delay_length))
begin
set_out = 1'b1;
delay_counter = 0;
end
else
trigger_out = 1'b0;
end

if(set_out)
begin
if(width_counter == set_pulse_width)
begin
width_counter <= 32'b0;
delay_counter <= 32'b0;
trigger_out <= 1'b0;
set_out <= 1'b0;
end
else
begin
width_counter <= width_counter + 1'b1;
trigger_out <= 1'b1;
end
end
else
trigger_out <= 1'b0;

end
end
组合逻辑过多，速度快的时候由于逻辑电平实际有先后顺序，不是同时到达的，所以波形出现了短暂的跳变。
修改的话，找到组合逻辑比较复杂的地方，加入上升沿判断，只有逻辑满足要求且收到一个clk上升沿时才给输出赋值