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例说FPGA连载38：DDR控制器集成与读写测试之FPGA片内RAM概述

rousong1989

2016-10-12 17:18:25 3280 控制器

0 `例说FPGA连载38：DDR控制器集成与读写测试之FPGA片内RAM概述特权同学，版权所有配套例程和更多资料下载链接： http://pan.baidu.com/s/1c0nf6Qc 我们所使用的Cyclone IV系列FPGA器件内嵌丰富的M9K存储器，M9K存储器支持以下特性。 ● 每个M9K存储块有8192 bits的存储量。 ● 每个端口拥有独立的读使能和写使能信号。 ● 可变的端口配置。 ● 所有位宽都支持单端口或者双端口模式。 ● 每个端口都有可选的时钟使能信号。 ● RAM或ROM模式下可以初始化预加载存储数据。本实例我们要用Cyclone IV的片内存储器配置一个RAM。如图4.2所示，这是单端口RAM模式下的接口示意图。当然了，并非这里所罗列的所有接口都一定要用到，除了一般性的写入数据总线data[]、地址总线address[]、写使能信号wren、写时钟inclock（可以和outclock共用同一个时钟）、读出数据总线q[]这几个接口外，其他接口都是可选接口，可以根据用户实际应用需求添加或删除。图4.2 RAM接口示意图 ` 0
2016-10-12 17:18:25　　评论淘帖0 举报相关推荐 • 例说FPGA连载39：DDR控制器集成与读写测试之FPGA片内RAM设置与集成 5043 • 例说FPGA连载36：DDR控制器集成与读写测试之功能概述 3254 • 例说FPGA连载45：DDR控制器集成与读写测试之板级调试 3363 • 例说FPGA连载44：DDR控制器集成与读写测试之Verilog代码解析 3554 • 例说FPGA连载37：DDR控制器集成与读写测试之FPGA片内存储器概述 3730 • 例说FPGA连载41：DDR控制器集成与读写测试之DDR2 IP核接口描述 6452 • 例说FPGA连载42：DDR控制器集成与读写测试之DDR2 IP核接口时序 3035 • Xilinx FPGA入门连载38：SRAM读写测试之设计概述 3570 • 例说FPGA连载43：DDR控制器集成与读写测试之DDR2引脚电平设置 4060 • 勇敢的芯伴你玩转Altera FPGA连载85：FPGA片内RAM实例之RAM配置 5907