三星将在3nm时代进一步拉近自己与台积电的芯片代工技术差距
2月，三星爆出将在美国德克萨斯州奥斯汀建设价值100亿美元晶圆厂，发力追赶台积电。虽然三星在5nm制程上已赶上了台积电的脚步，于2020年实现了量产，但3nm似乎仍落后于台积电。此前，台积电已为其3nm制程晶圆厂投资200亿美元，将于今年试产，预计2022年量产。为此，三星不惜跳过4nm制程节点，直接上3nm，不过2023年或难以量产。
在技术方面，三星称在3nm时代就会采用GAA全环绕栅极FET，台积电则要在2nm阶段才开始使用。这似乎也预示着，三星将在3nm时代进一步拉近自己与台积电的芯片代工技术差距。
随着器件规模的不断扩大，需要采用更精细的节点，但由于3nm制程的难度极大，出现了许多新技术、新问题和不确定性，需要在迁移中去适应和解决。
亚3nm挑战颇多
一些晶圆厂开始加大新的3nm的研发力度，2nm节点及其后的工作也在进行。从3nm开始，业界希望从今天的FinFET晶体管过渡到全环绕栅极（GAA）FET。在亚3nm节点，芯片制造商可能需要新的设备，比如下一代极紫外（EUV）光刻机，还有新的沉积、蚀刻和检验/计量技术。
根据IBS数据，7nm器件的设计成本为2.223亿美元，5nm为4.363亿美元，3nm为6.5亿美元。在从FinFET转向GAA-FET的同时，晶体管、晶圆厂设备、材料、光子学等方面都将迎来巨大的变化。事实上，并非所有设计都需要先进节点。不断上升的成本也在促使许多人探索其他选择，如先进封装，力图通过将先进芯片放入封装中来扩展优势。
FinFET向GAA-FET转型的选择
晶体管是器件中提供开关功能的关键组件。几十年来，基于平面晶体管的芯片一直畅销不衰。走到20nm时，平面晶体管开始出现疲态。为此，英特尔在2011年推出了22nm的FinFET，之后晶圆厂在16nm/14nm予以跟进。
FinFET中的电流控制是通过翅片三个边上每个边一个栅极实现的。当翅片宽度达到5nm时，FinFET几乎走到了尽头，3nm节点附近将停滞不前。因此，2022年前后，晶圆厂希望迁移到下一代纳米片（nanosheet）FET，它属于GAA-FET的范畴，是FinFET的延伸，其侧面有栅极包围。
三星的平面晶体管、FinFET与纳米片FET
在GAA-FET中还有其他类型，例如，Imec开发的2nm叉片（forksheet）FET。这种晶体管的nFET和pFET集成在同一结构中，由电介质壁将nFET和pFET隔开。这与现有的GAA-FET不同，后者nFET和pFET是在不同结构中。叉片FET允许更紧密的n-to-p间距，减少了面增比（area scaling）。
互补场效应晶体管（CFET）是另一种类型的GAA-FET器件，也是2nm甚至以后的一种选择。CFET由两个独立的纳米线FET（p型和n型）组成。基本上，p型纳米线堆叠在n型纳米线的顶部。CFET是将nFET“折叠”在pFET器件上，以消除n-to-p分离的瓶颈，并因此将单元有源区域的面积减少了2倍。
CFET结构
专业人士认为，GAA技术，特别是堆叠CFET技术创造了一个向3nm、2nm和1nm逻辑扩展的拐点，很有前景。
不过，CFET前景看好，但发展需要时间。其挑战包括：
在高温工艺之前，需要使用很多金属。因此，需要确定CFET触点和互连之间所需阻挡金属的最大热极限。
厚度小于5nm的旋压覆盖（spin-coat）沉积层很容易受到表面能（surface energy）微小变化的影响，可能是衬底，也可能是材料。
光刻技术水涨船高
光刻是在芯片上绘制微小特征的艺术，有助于实现芯片功能的扩展。在亚3nm，芯片制造商可能需要一种新版本的EUV光刻技术，即高数值孔径EUV（high-NA EUV）。它是当今EUV的延伸，仍在研发当中，预计2023年可在3nm制程中应用，这种体积庞大的设备既复杂又昂贵。
EUV的重要性显而易见。多年来，芯片制造商在晶圆厂使用的都是基于光学193nm的光刻扫描仪。在多重图案化（patterning）的帮助下，芯片制造商将光刻技术扩展到了10nm/7nm。但在5nm处，现有光刻技术已经失去了动力。这就是EUV的用武之地。它有助于芯片制造商在7nm及以后光刻出最难以实现的特性。
光刻设备能力
开发EUV的难度一直都非常大。随着ASML使用13.5nm波长和0.33 NA透镜的最新EUV扫描仪的推出，实现13nm分辨率已不成问题，每小时可生产170片晶圆。此前，在7nm处，芯片制造商使用基于EUV的单图案化方法对微小特征进行图案化。单图案化EUV正在扩展到30nm到28nm间距。同时，芯片制造商还需要EUV双图案化，这是一个困难的过程。因为即使将多图案化技术应用于EUV，对位控制（overlay）也是一个难题。
在5nm/亚3nm，双图案化EUV仍然是一种选择，因为它具有一定的成本效益。但为了对冲风险，芯片制造商希望获得高NA EUV，以便能够继续采用更简单的单图案化方法。不过，高NA-EUV扫描仪很复杂，系统采用具有8nm分辨率的0.55 NA变形镜头，而不是传统的镜头设计。该镜头在扫描模式下支持8倍放大，在另一个方向支持4倍放大。这样，照野大小减少了一半。所以在某些情况下，芯片制造商会在两个不同的掩模上加工一个芯片。然后，将掩模合并在一起并印刷在晶圆上，这是一个复杂的过程。
Hi-NA EUV可以选择半野或双掩模
其他问题包括高NA EUV不能使用光刻胶。幸运的是，现有的EUV掩模工具可以用于亚3nm。晶圆厂可能需要新材料的EUV掩模底版，反过来又需要更快的掩模底版离子束沉积（IBD）工具。Veeco正积极与主要客户合作，开发IBD系统的一些先进功能，以解决亚3nm的问题。
分析师认为，高NA EUV距离实现大批量生产能力还有几年的时间。ASML可能会在2021年开始提供测试系统，但这并不意味着大批量生产的到来。
从原子层沉积到分子层蚀刻
现在，芯片是使用各种原子级处理设备生产的，例如原子层沉积（ALD）技术，一次沉积一层材料。原子层蚀刻（ALE）是一项相关技术，它是在原子级去除目标材料。ALD和ALE都用于逻辑和内存。
业界也在为亚3nm节点开发高级版本的ALD和ALE。区域选择性沉积是一种先进的自对准图案化技术。将新的化学方法与ALD或分子层沉积（MLD）工具相结合，选择性沉积是在精确位置沉积材料和薄膜的过程。理论上，选择性沉积可以用来在金属上沉积金属，在器件的电介质上沉积电介质。仍处于研发阶段的技术可能会减少流程中光刻和蚀刻的步骤。
另一项即将出现的技术是分子层蚀刻（MLE）。它从上世纪90年代开始研究，是基于等离子体的方法。MLE是有机/无机材料杂化蚀刻技术的延伸。对于半导体工业来说，它提供了一种对材料进行各向同性还原的方法，可以用作光刻掩模。
对于5nm以下节点的芯片来说，最大的问题之一是器件的选择性增加，以及去除特定的材料。因此，芯片中出现的异常现象可以通过某种蚀刻来消除。在这些节点，晶圆上残留的任何材料都可能导致额外的问题，比如掩模阻塞。
由于比有机材料更致密、更薄，过去几乎所有的商业努力都集中在无机材料上。但随着越来越多的有机材料进入制造过程，事情变得越来越复杂。在各向同性性质和掩模释放的饱和值之间需要一个折衷，在这个过程中，即使材料密度较低，掩模释放的厚度也可以较高。这方面，业界还在探索。
光学和电子束
计量学是测量结构的艺术，为的是使用各种系统发现芯片中的缺陷。检查分为光学和电子束两类。光学检测设备速度很快，但有一定的分辨率限制。电子束检测系统具有更好的分辨率，但速度较慢。因此，业界一直在开发多波束电子束检测系统，以便以更高的速度发现最困难的缺陷。ASML开发的一种电子束检查设备有九个电子束，有助于芯片制造商加速检测过程。
目前，芯片制造商使用各种系统来测量结构，如CD-SEM、光学CD（OCD）等。前者采用自上而下的测量方法；后者使用偏振光来表征结构。十年前，许多人认为CD-SEM和OCD会失去动力。因此，行业加快了几种新计量类型的研发，包括称为临界尺寸小角度X射线散射（CD-SAXS）的X射线计量技术。CD-SAXS使用来自小光束尺寸的可变角度透射散射进行测量，X射线的波长小于0.1nm。
CD-SAXS是一种非破坏性技术，也是一种非常简单的度量方法。X射线源通过具有周期性纳米结构的样本发射聚焦的X射线束，X射线相机拍摄散射的X射线图像。然后对一系列入射角重复测量。之后反解散射图样，得到周期结构的电子密度分布的平均形状。散射计算是傅里叶变换，所以对大多数结构来说计算起来很容易。
CD-SAXS可以解决CD、无序CD以及层间电子密度的差异（这可能与成分有关）。与传统OCD相比，CD-SAXS的主要优点是光学常数与尺寸无关，波长小，分辨率高，避免了OCD的许多参数相关性问题，计算简单。CD-SAXS还可以测量埋入式结构物和光学不透明层。
不过，CD-SAXS都是由研发机构的大型同步加速器储存环实现的。晶圆厂用的CD-SAXS的问题是X射线源有限且速度慢，这会影响吞吐量。虽然CD-SAXS可以穿透衬底，看到不同材料的层，但它是一种光学散射测量技术，速度很慢。另外，数倍的成本也是一个问题。不过，存储器制造商已在使用这项技术来表征硬掩模和高深宽比结构。
转向先进封装
除了依靠成本不菲的先进制程节点，IC功能的扩展还可以通过改变芯片架构，在其中集成更多的片芯来实现。
毕竟能用得起尖端芯片的公司和应用还是少数。在供应链上，从规模的角度看，先进制程与现有制程的鸿沟不断加大。最前沿的应用需要7nm、5nm，也许是3nm，但其他应用还在原地踏步。
为了提升性能，不妨“王顾左右而言他”，借助先进封装，如小芯片（Chiplet）、3D封装等异构集成形式来追赶摩尔定律。
小芯片3D堆叠
IC功能的一个重要方面是内部传输速度，因此，虽然面积至关重要，特别是人工智能（AI）应用，但芯片的速度取决于处理元件和加速器的高度冗余阵列，每个新节点的最大好处是利用架构变化和软硬件协同设计。但是，信号通过细线从大芯片的一端传输到另一端所需的时间比使用高速接口垂直传输到另一个芯片所需的时间要长。
为此，台积电将小芯片嵌入生产线前端（FEOL）封装，使用先进混合键合技术改善了器件之间的连接，实现了所谓的系统集成芯片（SoIC），进一步提高了封装器件的速度。这将比使用硅中介层（interposer）将芯片连接在一起更快，而硅中介层是目前这种方法的最先进技术。
硅中介层也可以用作光子学的波导，无论是封装内还是封装间，这又增加了另一种选择。一个例子是，现在服务器场中的光纤是东西向的流量。通过新的背板，光纤不是通过模块而是直接到服务器，最后到交换机所在的封装。光子学的应用将带来更多带宽、更多大容量的解决方案。
光的优点是比通过铜线发送电信号所需的功率更小。因此，一些公司正在研发能够传输光的中介层，如果成功，就可以用它连接芯片，让光信号直接来到封装的旁边。当然，这样做也不是没有挑战。光信号会随着温度的升高而漂移，因此需要对滤波器进行校准以解决漂移的问题。
写在最后
该来的总会来
3nm即将发生，2nm也是如此。由于没有一种技术可以满足所有的应用，在芯片缩小和功能扩展的过程中，制程的进步、晶体管结构的变化和其他方法会交替进行，不断推动芯片性能向上攀升，也不致被摩尔定律甩的太远。
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原文标题：3nm必有一战 | 晶圆代工界千年老二，急了
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