1 总线半握手跨时钟域处理-德赢Vwin官网 网
0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
会员中心
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

总线半握手跨时钟域处理

FPGA自习室 来源:FPGA自习室 作者:FPGA自习室 2021-04-04 12:32 次阅读

总线半握手跨时钟域处理

简要概述:

在上一篇讲了单bit脉冲同步器跨时钟处理,本文讲述控制信号基于脉冲同步机制的总线单向握手跨时钟域处理。由于是单向握手,所以比全握手同步效率高一些。

总线半握手同步器应用场景:

适用有脉冲控制信号的总线跨时钟域处理,不适用电平控制信号。慢到快,快到慢均可,大多数应用于快到慢的场景,尤其是频率比较大时,同步时间不仅要满足单bit脉冲同步器的同步时间,还要保证脉冲同步后采集是更新前总线数据。

总线半握手同步器原理框图:

总线半握手同步器跨时钟域原理图如下所示,内部使用了脉冲同步器跨时钟处理机制来处理总线对应的控制信号。因为总线数据没有参与同步过程,所以需要输入的总线数据在控制信号变化时才更新,其他时间锁存原来的值。这样使得同步后的控制信号信号能采集到对应的总线数据。

ffa2d5bc-8e7c-11eb-8b86-12bb97331649.png

总线半握手总线同步器仿真测试 :

场景:快到慢, 源时钟100Mhz 目的时钟 25Mhz ,RATIO 比例设置为4(实际展宽了5倍)。

005e52f6-8e7d-11eb-8b86-12bb97331649.png

从上图中可以看出,源总线对应的控制信号src_vld_d1间隔是有要求的,同步之后的脉冲src_vld_sync 必须在前后两个脉冲之间,否则会导致前级同步后的脉冲采集到下级锁存的数据,如图红色箭头,本应采集数据是8’h10而实际误采集了8’h1e。

总线半握手与总线全握手对比:

1.效率:全握手不管快到慢还是慢到快其同步时间为6个慢速时钟。

半握手快到慢其同步时间为4个慢速时钟。(100Mhz->25Mhz)

2.接口:全握手没有对应的控制信号,握手信号上电解复位后即可工作起来,

半握手信号有对应有脉冲控制信号,内部通过脉冲同步器握手。

3.应用:全握手适用总线没有对应控制信号的场景,比如一些静态配置信号。

半握手适用总线有对应控制信号的场景,比如慢速的数据流信号。

易错点:把控制信号(脉冲)和总线拼接后,错误使用全握手同步器处理,而没有使用内有脉冲采样机制的半握手同步器处理。

原文标题:CDC(三)总线半握手跨时钟域处理

文章出处:【微信公众号:FPGA自习室】欢迎添加关注!文章转载请注明出处。

责任编辑:haq

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表德赢Vwin官网 网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • 同步器
    +关注

    关注

    1

    文章

    98

    浏览量

    14629

原文标题:CDC(三)总线半握手跨时钟域处理

文章出处:【微信号:FPGA_Study,微信公众号:FPGA自习室】欢迎添加关注!文章转载请注明出处。

收藏 人收藏

    评论

    相关推荐

    一文解析时钟传输

    一、单比特CDC传输1.1 慢到快 快时钟相比慢时钟采样速度更快,也就是说从慢时钟来到快
    的头像 发表于 11-16 11:55 497次阅读
    一文解析<b class='flag-5'>跨</b><b class='flag-5'>时钟</b><b class='flag-5'>域</b>传输

    前端总线频率的类型是什么?

    ,数据传输速度越快,计算机性能也就越好。前端总线频率的类型主要有以下几种: 同步前端总线(Synchronous Front Side Bus,SFSB) 同步前端总线是一种早期的前端总线
    的头像 发表于 10-10 18:17 277次阅读

    总线时钟周期与CPU时钟周期的区别

    总线时钟周期与CPU时钟周期是计算机体系结构中两个重要但有所区别的概念。为了深入探讨它们之间的区别,本文将从定义、作用、关系、影响因素以及实际应用等多个方面进行详细阐述。
    的头像 发表于 09-26 15:43 2198次阅读

    极限失控的大模型使电力系统面临的攻击风险及应对措施

    分析大规模生成式预训练模型(以下简称为大模型)发生极限失控、使电力系统面临的攻击风险及相关的应对措施,以期引起业内对这一风险的重视、讨论与行动。基于大模型的现状、发展趋势以及它与人工智能反叛之间
    发表于 07-22 12:09 0次下载

    单芯片运行六个操作系统,芯驰科技交卷融合

    关于智能汽车的整车架构如何发展,行业内已经达成了三步走的共识。过去汽车行业采用的是分布式的计算架构,目前正迈入更加集成化的融合阶段,而对于未来的设想则是实现中央计算。
    的头像 发表于 05-09 15:17 528次阅读

    航盛与高通发布全新一代墨子舱驾融合平台

    在2024年的北京国际汽车展览会上,深圳市航盛电子股份有限公司携手高通技术公司,共同发布了全新一代墨子舱驾融合平台。该平台是基于高通技术公司领先的Snapdragon Ride™ Flex SoC(SA8775P)研发的,针对中央计算舱驾融合域控制器系统进行了深度设计
    的头像 发表于 05-07 10:31 614次阅读

    黑芝麻智能与斑马智行达成单芯片融合平台项目合作

    第十八届北京国际汽车展览会如火如荼进行中。4月26日,黑芝麻智能参展期间再度公布产业链新伙伴,与斑马智行达成单芯片融合平台项目合作。
    的头像 发表于 04-26 18:16 627次阅读

    时钟源到底有多重要?微控制器中的时钟频率是什么?

    微控制器依赖于其时钟源。处理器、总线和外围设备都使用时钟来同步它们的操作。
    的头像 发表于 04-15 14:17 947次阅读

    介绍一个IC设计错误案例:可读debug寄存器错误时钟

    本文将介绍一个时钟错误的案例如图所示,phy_status作为一个多bit的phy_clk时钟的信号,需要输入csr模块作为一个可读状态寄存器
    的头像 发表于 03-11 15:56 503次阅读
    介绍一个IC设计错误案例:可读debug寄存器错误<b class='flag-5'>跨</b><b class='flag-5'>时钟</b>

    联合电子推出面向融合的新一代整车运动域控制器VCU8.6平台

    3月3日,联合电子官微发布,推出面向融合的新一代整车运动域控制器VCU8.6平台。
    的头像 发表于 03-04 09:52 2046次阅读
    联合电子推出面向<b class='flag-5'>跨</b><b class='flag-5'>域</b>融合的新一代整车运动域控制器VCU8.6平台

    芯片时钟设计案例简析(一)

    最经典的2DFF 1-bit同步器如下,下图结构通常用于单bit控制信号的异步处理
    的头像 发表于 01-18 09:24 1046次阅读
    芯片<b class='flag-5'>跨</b><b class='flag-5'>时钟</b><b class='flag-5'>域</b>设计案例简析(一)

    异步电路中的时钟同步处理方法

    异步电路中的时钟同步处理方法  时钟同步在异步电路中是至关重要的,它确保了电路中的各个部件在正确的时间进行操作,从而使系统能够正常工作。在本文中,我将介绍一些常见的时钟同步
    的头像 发表于 01-16 14:42 1166次阅读

    时钟的解决方案

    在很久之前便陆续谈过亚稳态,FIFO,复位的设计。本次亦安做一个简单的总结,从宏观上给大家展示时钟的解决方案。
    的头像 发表于 01-08 09:42 901次阅读
    <b class='flag-5'>跨</b><b class='flag-5'>时钟</b><b class='flag-5'>域</b>的解决方案

    如何处理时钟这些基础问题

    对于数字设计人员来讲,只要信号从一个时钟跨越到另一个时钟,那么就可能发生亚稳态。我们称为“时钟
    发表于 01-08 09:39 632次阅读
    如何<b class='flag-5'>处理</b><b class='flag-5'>跨</b><b class='flag-5'>时钟</b><b class='flag-5'>域</b>这些基础问题

    FPGA设计技巧—多时钟和异步信号处理解决方案

    有一个有趣的现象,众多数字设计特别是与FPGA设计相关的教科书都特别强调整个设计最好采用唯一的时钟
    的头像 发表于 12-22 09:04 1524次阅读
    FPGA设计技巧—多<b class='flag-5'>时钟</b><b class='flag-5'>域</b>和异步信号<b class='flag-5'>处理</b>解决方案