基于软件无线电和接收信号处理器芯片AD6624实现基带滤波器的设计
本文在分析软件无线电的宽带数字中频和数字下变频的基本模型基础上，结合ADI公司推出的接收信号处理器芯片AD6624的工作原理，提出CDMA基站反向链路中基带信号处理的设计方案，并详细讨论了基带滤波器的设计方法，同时给出了仿真结果。
软件无线电（ Software DefineDRadio，SDR）的宗旨就是尽可能地简化射频vwin 前端，使A/D转换尽可能靠近天线去完成模拟信号的数字化，而且数字化后的信号要尽可能多地用软件来处理，实现各种功能和指标。模拟信号进行数字化后的处理任务全由DSP软件来承担。
在目前的软件无线电研究中，由于受硬件发展水平的限制，接收机的结构大多数都是将射频信号经模拟下变频至中频（ Intermediate Frequency，IF），在中频通过高速、高精度A/D转换器对宽带中频信号进行欠采样，即对射频模拟信号的采样数字化采用宽带中频带通信号软件无线电结构，如图1所示。
图1宽带中频带通信号软件无线电结构
但是中频采样后的数据量非常大，如果直接用软件进行处理，将占用大量的DSP计算资源。尤其对CDMA系统来说，其宽带性更增加了DSP的处理难度。为了减轻DSP的处理压力，现在通常的做法是把A/D转换器传来的数字信号，经过专用数字信号处理器件如数字下变频器（Digtal DownConverter，DDC）处理，降低数据流速率，并把信号变至基带后，再把数据送给通用DSP进行处理。数字下变频的组成主要包括一个数字控制振荡器（Numerically ControlleD Oscillator，NCO）、一个数字混频器和低通滤波器，如图2所示。NCO产生的本振信号与ADC后的输入信号进行混频。数字混频器就是乘法器。信号经混频后输出到低通滤波器以滤除倍频分量和带外信号，然后进行抽取处理。
图2数字下变频器的组成
系统模型设计
基于软件无线电的CDMA基站接收单元对有用信号进行下变频处理，将信号移至基带，并把高速基带信号做速率转换处理，即对信号进行抽取和插值滤波，最后进行基带滤波处理。在我们的设计中，RSP（Receive Signal Processor）芯片采用AD公司AD6624。它的主要特征是：80MSPS宽带输入，两路高速数据输入端口和4个独立的数字下变频通道，可编程抽取FIR 滤波器。将它运用到基站软件无线电接收机中可以多信道同时进行数字下变频。AD6624包含4个信号处理部分：数控振荡器（NCO）、二阶的重抽样级联积分梳状滤波器（ rCIC2）、五阶的级联积分梳状FIR滤波器（CIC5）以及一个RAM系数滤波器（RCF）。NCO是把数字信号分成I、Q两路信号，而且把数字中频信号变换到数字基带。rCIC2作重采样滤波器允许主时钟和输出速率有非整数倍关系。CIC5是一个比rCIC2滤波特性更陡峭的抽取滤波器。RAM是乘积求和可编程系数抽取滤波器。基于AD6624的反向链路中频到基带的信号处理过程如图3所示。
图3CDMA反向基带滤波处理框图
反向中频信号经A/D采用后输入RSP进行数字下变频和滤波处理，首先对信号进行数字正交变换，把输入的数字中频信号变成数字基带信号，变换后的I/Q数据送入rCIC2进行重采样（抽取和插值滤波处理），然后送入CIC5进行抽取滤波，经过两次抽取后的低速数据送入RCF进行基带滤波处理，同时也可以进行抽取处理。考虑到RCF的基带滤波处理能力不够，所以在逻辑中又增加了一级FIR滤波器进行基带滤波处理。
参照前向基带滤波器和系统对抗单音阻塞性能的要求，初步提出基带滤波器的指标如下：通带为590kHz，带内波动为±1. 5dB，阻带- 40dB@740kHz、- 80dB@900kHz。
滤波器设计与仿真
抽取系数的确定
根据目前的设计，A/D采样率为48 Chip，基带信号的采样率为2Chip，所以在RSP内可以实现24倍抽取，RCF内滤波器的阶数最高为24阶。为了避免信号混叠，保持最佳的滤波性能，并降低对逻辑（ FPGA）内的FIR 滤波器性能的要求，需要在rCIC2、CIC5和RCF之间合理的分配抽取率。
（1）rCIC2抽取率的确定
rCIC2滤波器是一个二阶级联积分梳状滤波器，可以实现1～4096倍抽取（MrCIC2）和1～512倍插值（L rCIC2），对其唯一的要求是抽取和插值的倍数必须满足LrCIC2/MrCIC2≤1的关系。由于AD6624中rCIC2只有两级，且由于CIC的过渡带和阻带的衰减性能不太好，这样旁瓣电平比较高，当Mm1时，旁瓣电平最多只比主瓣电平低27dB，由于阻带衰减很差，无法满足抗混叠要求，一般不做高阶抽取。在本设计中，考虑到采样率（48 ChiP）远大于信号带宽（0. 59450MHz），则只要保证抽取后无混叠信号带宽大于信号的带宽，就不会引起混叠，于是取MrCIC2= 2，L rCIC2= 1，则抽取后的采样率变为24Chip，无混叠信号带宽为12ChiP（ 14. 7456MHz），大于信号带宽。
（2）CIC5抽取率的确定
CIC5的可编程抽取率（MCIC5）大小为2～32。对CIC5抽取率的选取主要从以下3个方面考虑。
1）处理增益
由Q级CIC滤波器频率响应的表达式HQ （ ejω）=DQ.SaQ （ωD/2）.Sa- Q （ω/2）可知，CIC抽取滤波器有一个处理增益DQ。随着滤波器级数Q和抽取因子D的增大，处理增益也越大，但是因为CIC5的运算精度有限，所以增益不能过大，否则容易引起溢出或降低运算精度。
2）抗混叠性能
为了降低混叠影响，获得足够大的阻带衰减，在输入采样速率一定的前提下，尽可能的采用小的抽取因子。
3）带内平坦度考虑
随着抽取率的增高，通带内的信号衰减也增大，不过带内衰减可以在后级滤波器中进行补偿。鉴于以上几个因素的综合考虑，选取MCIC5= 6。
（3）RCF抽取率的确定
图4rCIC2和CIC5的幅频响应
因为整个基带信号处理要实现24阶抽取，已确定MrCIC2= 2、MCIC5= 6，所以MRCF= 2。在RCF的处理中，经过rCIC2和CIC5的高倍抽取，此时数据的采样率已经变得很低，所以对RCF的抗混叠性能要求较高，同时还要考虑对单音信号的抑制。经过上面的分析，确定如下系数：MrCIC2= 2、LrCIC2= 1、MCIC5= 6、MRCF= 2。RCIC2和CIC5的幅频响应见图4。由图可见，带内（0～0. 59MHz）衰减小于1dB，CIC5的阻带衰减约为62dB。通常CIC滤波器会引起信号混叠，但如果抽取的信号带宽很窄，则在其信号带宽内这种混叠可以忽略不计，因为CIC滤波器可以对混叠部分提供有效的抑制这里CIC5可以对混叠到带内（ 0～0. 59 MHz）的信号抑制82dB。
RCF和FIR设计
在确定了各级滤波器的抽取率之后，接下来就对RCF和FIR的设计了。最终的滤波结果要满足通带为590kHz，带内波动为±1. 5dB，阻带- 40dB@740kHz、- 80dB@900kHz的基带滤波要求。
对于一个24阶的FIR滤波器无法实现上述要求，而RCF的阶数已经确定，无法做得更高，解决的方法有2种，一是采用多通道处理，二是在逻辑内部增加一级FIR滤波器来满足滤波要求。本文主要讨论第二种方案。
因为在RCF中要实现2倍抽取，为了使逻辑内的滤波有效，则RCF中滤波主要起到抗混叠作用，阻带抑制指标可以放在后级滤波中实现，实际上在RCF（24阶）中无法达到阻带抑制的要求，也无法完全抑制900kHz处单音。折衷的设计是增加滤波器的过渡带，在满足抗混叠和单音抑制的条件下，使阻带抑制达到80dB。这样设计的结果是过渡带加宽，后级的FIR滤波器需要更高的阶数进行阻带抑制和单音抑制。基于这样的考虑，设计的滤波器结果如图5、图6和图7所示。
图5RCF滤波器的幅频响应
图624阶FIR滤波器的幅频响应
图732阶FIR滤波器的幅频响应
图5中的A线为CIC5的响应，B线为CIC5和RCF的组合响应。带内波动小于1dB。从图中可以看出滤波的结果满足抗混叠要求，阻带抑制满足- 80dB的要求，即可以滤除大于1. 15MHz频带内的单音，在后面的FIR滤波处理中主要是针对频带0. 59～1. 15MHz，需要使这个频带满足阻带抑制和900kHz处的单音抑制要求。在FIR的设计中可以实现较高的阶数，考虑到逻辑资源的因素，此滤波器的阶数不能做得太高，否则无法实现。考虑到RCF对0. 59～1. 15MHz频带衰减，FIR滤波器的阻带衰减可以降低要求，只要两者加起来满足- 80dB的阻带抑制则可。
如图6和图7所示，分别设计了24阶和32阶FIR滤波器，其中24阶FIR滤波器的带内波动小于1. 8 dB，32阶FIR滤波器的带内波动小于1. 5dB，阻带抑制分别为- 60dB和- 80dB。由于该滤波器在FPGA内实现，只要逻辑资源够用，可以根据实际需要满足不同滤波要求。
结束语
经过上面的讨论，初步完成基带滤波器的设计过程，因为没有进行筛选，所以上面的提到的一些系数和指标的确定也许不是最优化的。系数的优化和筛选，以及各个指标的确定需要大量工作，更需要在实际的硬件调试中进行验证和优化。
事实上，反向基带滤波器的指标是比较模糊的一个问题，究竟定为多少，标准中没有规定。因此主要参考前向基带滤波器的指标进行设计，是否合理还有待验证。在实现上，主要是在资源允许的条件下，尽量将指标提得高一些。另一个问题是匹配滤波，即是否需要进行匹配滤波，以及如何进行匹配滤波，还需要进一步考虑。
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