银线WB不能做bHAST吗
Q1
请教下各位，如果芯片尺寸很大，12寸wafer可能一片wafer只有300颗die。每颗成本很高，做可靠性测试的样本数量能适当减少吗？
A
可以的，特别昂贵的芯片，可以降低抽样率。
Q2
请教群里大神，FT发现批量性OS超标，开盖发现都是固定Pad位置ESD保护管烧伤，一般会是什么原因造成？
A
这种插指结构是典型的ESD clamp结构。这种电测后ESD电路damage的现象并不少见，但最终能找到root cause较少，主要是因为high current damage destroyed损坏了证据。FA尽量的找一些烧得比较轻微的FIB/top down delayer，如果运气好的话也许能找到蛛丝马迹。但我觉得也许可以同时做一些数据分析/DOE/ESD测试也许更有帮助。可以搞几颗Die 快封后打打ESD看，是否可以复现，再确认一下改善哪些有可能ESD的地方，改善到什么程度。
Q3
请教个问题，有个产品做静电测试。在外协方测试，vin和gnd过不了2000V，在我们自己实验室，可以过3000V。除了静电测试设备差异，还会是什么原因，可以造成结差异？
A
1.建议对比测试机台类型。
2.建议对比采用测试标准，一般会误导把系统级ESD和芯片级ESD混淆。
3.对比测试方法，一定要一比一的对比，很多时候VIN到GND自己ESD本身没有问题，而且一些IO 管脚的ESD绕道电源到底打死VIN。
4.可以考虑外协机台是否寄生电容导致结果不一致，验证方法是让外协采用Two pin的方式进行，减少寄生。
Q4
如果我们用TLP测试机再试试，看和hbm测试设备的结果对比，是否有意义？
A
个人感觉只能作为参考，两者的波形不同，内部电路的寄生情况可能会降低参考价值吧。
Q5
请教大家：银线WB不能做bHAST吗？是否有业界规范？
A
银焊线建议要做b-HAST考核。
Q6
据了解，工厂一般不会做，因为失效率较高，建议做的原因是什么？
A
带电工作的情况下，Ag可能会发生电化学反应，出现Ag离子迁移情况。
Q7
想请教一下：
1.gate oxide layer如何形成缺陷？
2.如何预防解决gate oxide layer的缺陷，防止gate oxide击穿？
3.都说导致空洞最大原因跟封装厂贴片有关，那除了贴片原因外，还有什么情况也会导致空洞的发生？
A
有FN tunneling效应在，不可能存在所谓不会被击穿的gate oxide，其它gate oxide相关的可以搜索下GOI/TDDB词条。常见氧化层缺陷有污渍，局部变薄，针孔，氧空位等。取决于fab长膜工艺及机台稳定性。
Q8
咨询大家一个问题：如果把CP pad放在划片槽里面，会不会后续引起什么问题？但是这种CP pad还是要和内部电路相连接的，划的时候会不会出什么可靠性问题，我的意思是为了省面积，把CP pad放在划片槽，但是要和seal ring 里面的电路连接，或者把CP pad放在电路的上面有啥问题么？
A
CP pad不要放，PAD应该是最终被划掉的，不会打线，但你如果用CP pad划片等于上下打穿了，PAD和下面ESD电路短接，最终会不会对你整个芯片带来影响。
Q9
那您的意思，放在划片槽里的pad 就用顶层金属做即可？另外需不需要把划片槽做宽一点？可不可以做DFT目的的CP pad？
A
这种应该可以吧，我们以前见过是把烧fuse 用PAD放划片槽，没必要把划片槽做宽，你PAD可以缩小的。
Q10
请问客户在BGA周围点胶了，现在用热风枪吹不下来。请问有什么办法可以解焊吗？类似这样的
A
点胶是无法解焊的，要取下封装只能把板子用研磨的方法研磨去除，后续再针对锡球重新值球。
Q11
请教大家一个问题：请问一下对于vwin IC类以及功率器件类器件bHAST试验怎么加电，是以最小功率让其工作起来，还是给直流偏置？
A
bHAST加直流偏置电压，这是封装可靠性项目，不是产品设计考核项目。不必让进入芯片工作模式。不能工作起来，防止发热阻挡水汽进入。
Q12
请教一下 如果package reliability 测试前后只测试 open short会有什么风险，如果不测试function ？
A
有可能一些漏电的失效发现不到。
Q13
各位，请教个问题，对于双向的IO pin，Latch up 测试的时候是作为INPUT PIN还是Out pin？
A
具体做输入还是输出要看当前配置的状态是输入还是输出。
原文标题：季丰电子IC运营工程技术知乎 –22W10
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