Xilinx SelectIO IP的GUI参数详细解释-德赢Vwin官网网

Xilinx SelectIO IP使用说明

引言

雷达信号处理离不开高速ADC/DAC的使用，而高速ADC/DAC的信号处理对时序的要求非常苛刻。Xilinx SelectIO IP的出现满足了大多数芯片对于时序的处理需求，开发者可以高效的完成ADC/DAC驱动设计。

本文主要针对Xilinx SelectIO IP的GUI（图形用户界面），对每个参数进行详细解释，理解其中的内涵，快速完成驱动设计。下文详细讲述各个参数含义，内容上有些枯燥，后续进行FPGA设计实战，理论与实际相结合。

介绍

Xilinx SelectI IP是一个VHDL/Veilog封装文件，根据用户配置生成实例化的I/O逻辑，满足了输入SERDES、输出SERDES和延迟模块的应用要求。另外，它也可以例化生成所需的I/O时钟原语，将它连接到I/O引脚。

特色

支持输入、输出或双向总线，数据总线宽达16位，满足绝大多数器件的设计要求；

创建驱动I/O所需的时钟电路逻辑，分为内部时钟或外部时钟电路逻辑；

可选数据或时钟延迟插入，对数据信号进行同步或数据信号与时钟信号之间进行同步；

支持单、双数据速率，实现信号与数据的相互转换；

支持多种数据总线标准：芯片对芯片、相机接收器、相机发射器、数字视觉接口(DVI)接收接口、发送接口和串行千兆媒体独立接口(SGMII)；

产品说明书

SelectIO接口提供了源代码HDL，包括输入、输出或双向总线I/O电路，缓冲区，任何所需的延迟元件，ISERDES和OSERDES、寄存器和I/O时钟驱动的实现。电路设计包含两个主要组件：时钟缓冲和处理，以及数据路径。

SelectIO内部框图

时钟缓冲和处理

SelectIO向导支持对时钟I/O逻辑使用BUFG或BUFIO2。一个带有BUFIO2原语的输入数据如下图所示。可以为输入时钟添加插入延迟。

I/O网络时钟连接

数据路径

SelectIO向导帮助在I/O中实例化和配置组件互连。你可以选择:

使用或绕过延迟功能。

通过使用输入SERDES或输出SERDES来使用串并转换/并串转换功能。

支持双数据速率（DDR）数据。

为单速率数据使用I/O寄存器。

数据流细节

标准

该接口支持下列I/O标准。

单端信号: HSTL_I, HSTL_II, HSTL_III, HSTL_I_18, HSTL_II_18, HSTL_III_18, HSTL_I_12, LVCMOS33, LVCMOS25, LVCMOS18, LVCMOS15, LVCMOS12, SSTL15SSTL18_I, SSTL18_II

差分信号: DIFF HSTL I, DIFF HSTL I 18, DIFF HSTL II, DIFF HSTL II 18, DIFFSSTL15, DIFF SSTL18 I, DIFF SSTL18 II, LVDS25, TMDS_33, MINI_LVDS_25, PPDS_25，BLVDS_25、LVDS RSDS_25

SelectIO单端输入输出电平

SelectIO差分输入输出电平

更多关于Select IO逻辑资源的详细介绍（比如LOGIC、DELAY、DELAYCTRL、SERDES等），请阅读ug471_7Series_SelectIO.pdf

设计流程

本章描述了定制和生成核、约束核和的仿真、合成和实现步骤。

Data Bus Setup

Data Bus Setup界面

Interface Template

选择向导支持SGMII, DVI接收器，DVI发射器，Camera link接收器数据总线格式，摄像头连接发射器和芯片对芯片接口。SelectIO接口向导仅为上面提到的所有接口配置数据引脚。一般选择Custom或者Chip to Chip来完成高速ADC、DAC芯片或者AD/DA芯片的时序设计。

Data Bus Direction

总线的方向可以选择。选择向导支持输入，输出，双向和单独的I/O总线。单独的输入和输出选项创建独立的输入和输出引脚。开发者根据所用芯片的引脚实际方向进行选择。

Data Rate

如果数据在上升沿触发时，请选择SDR。如果上升沿与下降沿都触发，选择DDR。数据速率的选择影响序列化因子限制。

Serialization Factor

如果选择了序列化因子，将实例化ISERDESE2（串并转换器）和/或OSERDESE2（并串转换器）。所有数据由时间片，然后从右到左连接。例如，假设输出数据总线是8位宽的，序列化因子为4。如果数据在引脚上显示为:00，01、02、03时，呈现给设备的数据将为03020100。如果选择了10或14的序列化因子，那么每个I/O将实例化两个SERDES块因为每个SERDES的最大序列化能力是8:1。当数据速率为SDR时，序列化因子的可能值为2-8。当数据速率为DDR时，序列化因子可设置为4、6、8、10或14。Bitslip对于网络模式总是启用功能。如果不是，则将此引脚绑定到逻辑0。

如果所用ADC/DAC芯片为串行数据输入输出，选择序列化因子，可以方便的实现串并、并串数据之间的转换。

串行数据时序

如果选择了序列化因子，IP自动生成ISERDESE2或者OSERDESE2，IP引脚会多出Bitslip，其用来实现并行数据的边界对齐。比如串行输入的8bit的数据，经过ISERDESE2后，得到8bit的并行数据，但这并行数据可能存在前后8bit数据之间的错位，也即无法正确判断最高位、最低位， Bitslip就是用来找到并行数据的边界。

下图展示了Bitslip是如何确定并行数据的边界：对于SDR模式，Bitslip使能1次，则数据会左移1次，对于8bit并行数据，移动8次完成一个循环，可以这样无止境的循环。对于DDR模式，Bitslip工作方式不同，Bitslip使能1次，数据会右移1次或者左移3次，两者交替进行，同样移动8次完成一个循环。