DS33R41多芯片模块BSDL测试

本应用笔记描述了如何修改包含DS33R41逆复用以太网映射器（集成四端口T1/E1/J1收发器）的设计的印刷线路板（PWB）网表，使网表符合联合测试行动小组（JTAG）规范。这些变化是必要的，因为DS33R41被设计为多芯片模块，在单个封装中具有多个芯片，不能由边界扫描描述语言（BSDL）定义用于板级JTAG测试。应用笔记包含外部引脚映射表、内部芯片焊盘键合表和连接信息，使设计人员能够快速实现精确的JTAG边界扫描板测试。

介绍

在为电信系统制造硬件时，基本任务之一是测试系统是否存在任何生产缺陷。虽然有许多方法可以测试硬件，但最流行的方法之一是使用联合测试行动组（JTAG）边界扫描方法。边界扫描测试方法涉及在生产之前对硬件进行一些细微的更改，以便可以在生产后执行硬件验证。在设计过程中，所有支持JTAG的集成电路（IC）器件都通过JTAG测试访问端口以串行菊花链方式连接。验证由连接到测试访问端口的专用JTAG测试系统完成。然后，JTAG测试系统使用印刷线路板（PWB）网表、边界扫描描述语言（BSDL）文件和PWB连接测试向量的组合来验证引脚到引脚的连接。

BSDL 测试非常简单。然而，多芯片模块器件，如集成四端口T1/E1/J1收发器的DS33R41逆复用以太网映射器，无法用单个BSDL文件正确描述，因为单个封装中有多个芯片。通过简单地修改PWB网表，并使用两个BSDL文件而不是一个来描述器件封装，可以克服这个缺点。

修改印刷线路板网表

在进行JTAG边界扫描测试之前，必须修改PWB网表中描述DS33R41封装外部连接的部分，以分离DS33Z41内部芯片和DS21458芯片之间的连接。完成后，网表将定义DS33R41封装，并带有两个独立的参考标志。这些参考指示符允许两个不同的BSDL文件分别描述DS33R41封装内的DS33Z41和DS21458连接。

表 1、2 和 3 以及图 1 使修改网表的任务变得简单。表1列出了所有仅连接到DS33Z41芯片的DS33R41封装引脚。表2列出了所有仅连接到DS21458芯片的DS33R41封装引脚。表3列出了DS33R41封装引脚，它们同时连接到DS33Z41芯片和DS21458芯片。图 1 以为便于查看而创建的格式显示了相同的信息。

该PWB网表修改和JTAG边界扫描测试是使用采用Cadence®概念设计的DS33R41工程评估板的简明网表格式网表进行的。设计人员可以在大约 30 到 60 分钟内完成操作，具体取决于网表类型和个人的技能水平。对网表文件的大多数编辑都可以使用简单的文本编辑器完成。但是，根据网表类型，可以在Microsoft® Excel等程序中编辑网表，该程序可以根据列数据对行进行排序。无论编辑如何完成，重要的是要仔细注意细节。必须维护页眉和页脚信息等不规则数据，并且网表必须始终以原始格式保存。

以下是完成该过程所需步骤的列表。

在文本编辑器中打开网表文件，将所有连接到DS33R41参考指示号的网络分组。例如，DS33R41工程评估板上的DS33R41封装具有U01参考指示符。

将步骤1中隔离的所有网络分开，包括连接到DS33Z41芯片的网络、连接到DS21458芯片的网络和连接到两个芯片的网络。使用表 1、2 和 3 以及图 1 完成此任务。

将所有DS33Z41网络的参考指示符从U01更改为U01_D1。此步骤假设DS33R41参考指示符为U01。如果参考标志不是 U01，请相应地更改U01_D1。

将所有DS21458网络的参考指示符从U01更改为U01_D2。假设DS33R41参考指示符为U01。如果不是 U01，请适当更改U01_D2。

复制 22 个共享网络，以便每个网络恰好有两个。将它们分成两组。

将步骤 5 中创建的第一组网络的参考标志从 U01 更改为 U01_D1。假设DS33R41参考指示符为U01。如果不是 U01，请适当更改U01_D1。

将步骤 5 中创建的第二组网络的参考标志从 U01 更改为 U01_D2。假设DS33R41参考指示符为U01。如果不是 U01，请适当更改U01_D1。

保存新创建的网表。

新创建的PCB网表实际上将包含DS33R41物理器件的两个实例。第一个实例将描述与DS33Z41部分相关的引脚连接;第二部分描述与DS21458部分相关的引脚连接。新的网表可以与两个DS33R41 BSDL文件和任何相关的测试向量一起加载到任何JTAG测试套件中。

尽管此处记录的方法已经过测试和验证，可以正常工作，但其他网表格式可能会有一些不可预见的复杂性。如果在JTAG边界扫描测试期间需要其他帮助，请使用以下联系信息。

Pin	Description	Pin	Description	Pin	Description
A1	VSS	J18	RXD[2]	P13	VSS
B16	VDD3.3	J19	RXD[0]	P14	SDMASK[1]
B17	VDD3.3	J20	VSS	P15	SRAS
B19	VDD3.3	K3	VSS	P16	SDA[11]
B20	VDD3.3	K5	VSS	P17	VDD1.8
C19	VDD3.3	K6	VSS	P18	SDMASK[2]
C20	REF_CLK	K7	VSS	P19	SDATA[18]
D10	VDD3.3	K8	VSS	P20	SDATA[19]
D15	VSS	K13	RMIIMIIS	R11	VSS
D18	VDD3.3	K14	TCLKE	R12	SDATA[12]
D19	VDD3.3	K15	TSERO	R13	SDATA[6]
D20	VDD3.3	K16	TBSYNC	R14	SCAS
E19	VDD3.3	K17	JTDI1	R15	SDCS
E20	MDC	K18	RX_DV	R16	SBA[0]
F11	VSS	K19	RX_CLK	R17	SDA[10]
F14	VSS	K20	RX_ERR	R18	SDATA[31]
F18	VDD3.3	L4	VSS	R19	VSS
F19	VDD3.3	L5	VSS	R20	VDD1.8
F20	MDIO	L6	VSS	T11	SDATA[13]
G4	VSS	L7	VSS	T12	SDATA[14]
G5	VSS	L8	VSS	T13	SDATA[5]
G7	VSS	L14	RCLKI	T14	VDD1.8
G12	VSS	L15	RBSYNC	T15	SWE
G13	JTMS1	L16	RSERI	T16	SDA[8]
G14	JTRST1	L17	DCEDTES	T17	SDA[0]
G15	MODEC[1]	L18	TX_CLK	T18	SDATA[16]
G16	VDD3.3	L19	TX_EN	T19	SDATA[27]
G18	QOVF	L20	TXD[0]	T20	SDATA[26]
G19	REF_CLKO	M5	VSS	U11	SDATA[15]
G20	VSS	M6	VSS	U12	SDATA[4]
H5	VSS	M7	VSS	U13	VSS
H6	VSS	M12	VSS	U14	SDCLKO
H7	VSS	M13	VDD1.8	U15	VSS
H8	VSS	M14	SDATA[3]	U16	SDA[1]
H9	VSS	M15	SDATA[1]	U17	SDA[4]
H10	VSS	M16	VSS	U18	SDATA[29]
H14	JTDO1	M17	VDD1.8	U19	SDATA[25]
H15	RST	M18	TXD[2]	U20	SDATA[24]
H16	CS	M19	TXD[1]	V11	SDATA[11]
H18	RXD[1]	M20	TXD[3]	V12	SDATA[10]
H19	RXD[3]	N12	VSS	V13	SDATA[8]
H20	VSS	N14	VDD1.8	V14	VSS
J6	VSS	N15	VDD1.8	V15	SDA[9]
J7	VSS	N16	VDD1.8	V16	SDA[7]
J8	VSS	N17	VDD1.8	V17	SDMASK[3]
J9	VSS	N18	VSS	V18	SDATA[30]
J15	VSS	N19	RX_CRS/CRS_DV	V19	SDATA[22]
J16	VDD1.8	N20	COL_DET	V20	VDD1.8
J17	JTCLK1	P12	VSS	W11	SDATA[0]
W12	SDATA[9]	W19	SDATA[20]	T16	SDA[6]
W13	SDATA[7]	W20	SDATA[23]	Y17	SDA[2]
W14	VDD1.8	Y11	SDATA[2]	Y18	VDD1.8
W15	SBA[1]	Y12	VSS	Y19	SDATA[28]
W16	SDA[5]	Y13	SDMASK[0]	Y20	SDATA[21]
W17	SDA[3]	Y14	SYSCLKI
W18	SDATA[17]	Y15	VDD1.8

Pin	Description	Pin	Description	Pin	Description
A2	TSSYNC3	D3	TCHBLK3	G9	RNEGO2
A3	RMSYNC3	D4	RLOS/LOTC3	G10	DVSS
A4	RCHBLK3	D5	RSIG3	G11	DVSS
A5	RPOSO3	D6	TPD	G17	D0
A6	TSYSCLK3	D7	RNEGO3	H1	RCLK3
A9	TCLK2	D8	DVDD	H2	TSIG3
A10	TVDD	D9	DVDD	H3	DVSS
A11	TRING2	D11	DVDD	H4	TSYSCLK1
A12	TTIP2	D12	RCLKO2	H11	RSIG2
A13	TVSS	D13	TSYNC2	H12	RVSS
A14	TCHBLK2	D14	RCHCLK2	H13	RVSS
A15	RSYNC2	E1	TTIP3	J1	DVSS
B1	DVSS	E2	TTIP3	J2	TSERI3
B2	DVSS	E3	TCHCLK3	J3	TCLKT3
B3	RSYNC3	E5	RVSS	J4	DVDD
B4	RCHCLK3	E6	RTIP3	J5	TSYSCLK2
B5	RSERO3	E8	DVDD	J10	RPOSO2
B6	DVDD	E9	DVDD	J11	RVSS
B8	TSIG2	E10	DVDD	J12	RRING2
B9	TSERI2	E11	TCLKO2	J13	RTIP2
B10	TVDD	E12	TPOSO2	J14	RVDD
B11	TRING2	E13	TSSYNC2	K1	RSYSCLK1
B12	TTIP2	E14	RFSYNC2	K2	MCLK1
B13	TVSS	F1	TRING3	K4	RSERO1
B14	RCHBLK2	F2	TRING3	K9	RSERO2
C1	RCLKO3	F3	TNEGO3	K10	RSYSCLK2
C2	TSYNC3	F4	TPOSO3	L1	RVSS
C3	DVSS	F5	RVSS	L2	TRTRST
C4	RFSYNC3	F6	RRING3	L3	BPCLK1
C6	RSYSCLK3	F7	RVDD	L9	TCHCLK4
C7	JTDI2	F8	DVDD	L10	JTDO2
C8	RCLK2	F9	DVDD	L11	JTMS2
C9	DVDD	F10	DVDD	L12	MCLK2
C10	DVDD	F12	DVSS	L13	JTRST2
C11	DVDD	F13	RMSYNC2	M1	RRING1
C12	TNEGO2	G1	TVDD	M2	RVSS
C13	TCHCLK2	G2	DVDD	M3	RSIG1
C14	RLOS/LOTC2	G3	TCLKO3	M4	TCHBLK1
D1	TVSS	G6	RVSS	M8	RCHBLK4
D2	TVSS	G8	BPCLK2	M9	RSYNC4
M10	RFSYNC4	R5	DVSS	V6	RNEGO4
M11	TCLKO4	R6	DVSS	V7	RCHCLK4
N1	RTIP1	R7	TSERI4	V8	RLOS/LOTC4
N2	RVSS	R8	RVDD	V9	RMSYNC4
N3	RPOSO1	R9	RRING4	V10	DVSS
N4	RNEGO1	R10	RVSS	W1	TRING1
N5	DVSS	T1	TTIP1	W2	TVDD
N6	DVSS	T2	TVSS	W3	TSYNC1
N7	RCLK4	T3	DVSS	W4	TSSYNC1
N8	DVSS	T4	DVSS	W5	RCLK1
N9	TCLKT4	T5	DVSS	W6	CST
N10	TNEGO4	T6	DVSS	W7	TVSS
N11	TPOSO4	T7	RSERO4	W8	TTIP4
N13	TSSYNC4	T8	RVSS	W9	TRING4
P1	RVDD	T9	RTOP4	W10	TVDD
P2	RCHCLK1	T10	RVSS	Y1	RMSYNC1
P3	RCHBLK1	U1	TTIP1	Y2	RSYNC1
P4	TNEGO1	U2	TVSS	Y3	TCHCLK1
P5	DVSS	U4	TCLKT1	Y4	TSERI1
P6	TSYNC4	U5	DVSS	Y5	TSYSCLK4
P7	TSIG4	U6	DVSS	Y6	RSYSCLK4
P8	DVSS	U7	RPOSO4	Y7	TVSS
P9	JTCLK2	U8	RSIG4	Y8	TTIP4
P10	RCLKO4	U9	DVSS	Y9	TRING4
P11	TCHBLK4	U10	DVSS	Y10	TVDD
R1	RFSYNC1	V1	TRING1
R2	RLOS/LOTC1	V2	TVDD
R3	TPOSO1	V4	RCLKO1
R4	TCLKO1	V5	TSIG1

Pin	Description	Pin	Description	Pin	Description
A16	WR/RW	C16	A9	E17	A6
A17	D1	C17	A7	E18	A4
A18	A5	C18	A2	F15	RD/DS
A19	A0	D16	D5	F16	D3
A20	A1	D17	A8	F17	D2
B15	D6	E7	MODEC[0]	G17	D0
B18	A3	E15	INT
C15	D7	E16	D4

图1.DS33R41 400 引脚 BGA，颜色编码引脚排列和芯片图。

审核编辑：郭婷