为下一代器件提供DS2152或DS2154硬件设计-德赢Vwin官网网

本应用笔记提供了使用DS2152和DS2154的现有应用开始使用较新的DS21552、DS21352、DS21554和DS21354单芯片收发器（SCT）的要求。包括对最新器件的附加功能、JTAG IEEE 1149.1边界扫描和交错PCM总线操作的讨论。

下一代DS2152/54将采用3.3V和5V引脚兼容的T1和E1芯片组，并带有新的引脚排列。然而，T1和E1单芯片收发器都可以插入现有的DS2152/54插座，无需更改硬件或软件（不使用新功能）。确保将 00hex 写入现有但未使用的寄存器位置。未使用的寄存器位置可用于新功能。表1列出了DS2152/54和DS21352/354/552/554 SCT及相关特性。

表 1.达拉斯半导体 100 引脚 LQFP 单芯片收发器

特征	DS2152L/LN	DS21352L/LN	DS21552L/LN	DS2154L/LN	DS21354L/LN	DS21554L/LN
T1	X	X	X
E1				X	X	X
3.3V		X			X
5V	X		X	X		X
吉泰格		X	X		X	X
交错式 PCM 总线		X	X		X	X
高密度液晶控制器	X1	X	X		X	X
中药		X	X		X	X

注：

1. DS2152具有专用于FDL应用的HDLC控制器。

JTAG，IEEE 1149.1边界扫描架构新的DS21352/354/552/554 SCT将采用JTAG的边界扫描架构

（IEEE 1149.1）。成帧器模式选择（FMS）引脚具有一个内部10k上拉电阻，可将新的SCT置于DS2152/54传统模式。在传统模式下，所有JTAG引脚都可以保持未连接状态。要使用JTAG功能，需要更改硬件以集成5个JTAG引脚，并且FMS引脚需要连接为低电平。FMS和JTRST引脚将影响TCR2寄存器中的TESTZ引脚（所有4个DS21x5y）以及TEST1和TEST0位（均为DS21x52）。有关JTRST和FMS条件，请参见表2。表3列出了DS215y上3.3V I/O的新引脚描述和DS21352/354/552/554 SCT上新功能的新引脚描述。表1总结了100引脚LQFP封装中的所有SCT。

表 2.JTRST和FMS条件

杰特斯特	柔性制造系统	结果
X	1	DS21x52的TCR2中的TESTZ引脚、TEST1位和TEST0位已启用。
0	0	DS21x52 的 TCR2 中的 TEST1 位和 TEST0 位已启用。
1	0	禁用 0 个 TESTZ，禁用 DS21x52 TCR2 中的 TEST1 和 TEST0 位。

表 3.DS2152/54和DS21352/354/552/554 SCT的新引脚定义（DS2152/54仅适用于引脚61和83）

针	上一个符号	新符号	类型	描述
76	数控	FMS	I	成帧器模式选择[FMS]。选择 DS2152/54 模式（高电平）或 DS21x52/x54 低电平时的模式。如果为“高”，则 JTRST 位于内部拉低。如果为低，则 JTRST 具有正常的 JTAG 功能性。该引脚具有一个 10k 上拉电阻。
5	数控	JTRST	I	IEEE 1149.1 测试重置 [JTRST]。使用此信号异步重置测试访问端口控制器。上电时，JTRST 必须从低电平切换到高。此操作会将设备设置为设备 ID 模式允许设备正常运行。该引脚具有一个 10k 上拉电阻。当FMS=1时，这引脚内部连接为低电平。如果 JTAG 并列 JTRST 低未使用，且成帧器处于DS21x5y模式（FMS 低）。
2	数控	JTMS	I	IEEE 1149.1 测试模式选择 [JTMS]。此引脚是在JTCLK的上升沿采样，用于将测试访问端口放入各种定义的 IEEE 中 1149.1 状态。该引脚具有一个 10k 上拉电阻。
4	数控	JTCLK	I	IEEE 1149.1 测试时钟信号 [JTCLK]。这信号用于将数据转移到上升沿的 JTDI 中并脱离JTDO的下降边缘。
7	数控	JTDI	I	IEEE 1149.1 [JTDO]。测试指令和数据是在JTCLK的上升边缘打入这个引脚。这 PIN 具有一个 10K 上拉电阻。
10	数控	JTDO	O	IEEE 1149.1 [JTDO]。测试指令和数据是从JTCLK下降沿的这个引脚中跳出。如果不使用，则应保持此引脚未连接。
36	数控	CI	I	携带 [CI]。输入。此引脚上的上升沿导致 RSER 和 RSIG 从高 Z 状态出来，并且 TSER和TSIG将在下一次上升时开始采样 RSYSCLK/TSYSCLIK 的边缘开始 I/O 8 位或 256 位数据的序列。
54	数控	CO	O	执行 [CO]。在以下情况下设置为高电平的输出 8 或 256 IBO 输出序列的最后一位具有发生在RSER和RSIG上。

交错式PCM总线操作（IBO）

新型DS21352/354/552/554 SCT具有允许多个SCT共享PCM总线进行数据或信令传输的功能。这可以通过在内部对 RSYSCLK 和 TSYSCLK 输入进行选通来实现 SCTs。启用此功能后，2 个或 4 个 SCT 可以分别共享 4.096 MHz 或 8.192 MHz 总线。有 4 个寄存器位和两个硬件引脚用于控制交错总线操作（IBO）。使用 IBO，用户必须首先将 IBOEN 位设置为逻辑 1。然后通过 INTSEL 位选择字节或帧交错模式。MSEL1 和 MSEL2 共同确定该特定 SCT 的从模式或主模式，以及多路复用的 SCT 数量。两个器件需要 4.096 MHz 时钟才能应用于 RSYSCLK 和 TSYSCLK，而四个器件需要 8.192 MHz 时钟。弹性存储需要启用并设置为 2.048 MHz 模式。图 1 显示了相应的硬件连接。

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图1.IBO的硬件连接。

主 SCT 不会使用 CI 引脚，而是使用 RSYNC/TSSYNC 引脚。主SCT的CI引脚应接低电平。每个帧或多帧 SYNC/TSSYNC 输入信号将重置每个 SCT 的 IBO 计数器，并使主 SCT 的 I/O 能够根据字节或帧交错移动 8 位或 256 位。在 8千或 256千位，主 CO 引脚将变为高电平。该信号可用于下一个SCT的CI引脚。如果在任何时候有新的帧或多帧RSYNC/TSSYNC输入信号与现有帧或多帧边界异步，则主SCT和每个从站上的IBO计数器将被复位。当 SCT 未主动输出数据时，RSER 和 RSIG 引脚将处于高 Z 状态。有关时序约束，请参见图2，有关CI和CO的建立和延迟时间，请参见表6。

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图2.IBO时间。

RSIG仅在每个时隙的最后四个时钟期间输出数据。

B1 是 MSB。Bn是LSB。n=8 表示字节交错。n=256 表示帧交错。

表 4.用于IBO操作的寄存器位

寄存器位	描述	逻辑 '0'	逻辑 '1'
IBOEN	交错总线操作启用	禁用 IBO	IBO禁用了IBO启用。在这种模式下，必须连接 TSYSCLK 和 RSYSCLK 必须一起启用弹性存储 2.048 MHz 模式。
英特尔	交错选择	字节交错	帧交错。
MSEL1	主选择位 1	见表5	见表5
MSEL2	主选择位 2	见表5	见表5

表 5.MSEL1 和 MSEL2 位函数

MSEL1	MSWL2	功能
0	0	从设备
1	0	带 1 个从设备的主器件（4.096 MHz 时钟）
0	1	带 3 个从设备的主设备（8.192 MHz 时钟）
x	x	x

表 6.IBO操作的交流特性

参数	象征	最小值	典型值	Max	单位
CI 的设置时间	T1	20			ns
在 SYSCLK/TSYCLK 上出现上升沿后的延迟时间。 CO 将在整个 RSYSCLK/TSYCLK 期间保持高电平。	T2			50	ns

HDLC控制器 DS21352/354/552/554 SCT将包含一个基于现有HDLC的增强型

HDLC控制器

DS2152中的控制器。每个控制器将具有以下功能：

用于 TX 和 RX 的 64 字节缓冲区

选择要通过 HDLC 控制器传递的任何时隙或多个时隙（甚至是不连续的时隙）

选择单个DS0中的任何位或多个DS0中的相同位

DS21x52 SCT中的HDLC控制器将与现有的HDLC控制器完全向后兼容。 DS2152中的HDLC控制器。DS2152中的面向位码（BOC）控制器也将在 DS21x52器件。此功能仅对扩展中的设施数据链路应用程序是必需的超帧格式（ESF），因此在DS21x54器件中省略。

发送时钟多路复用器控制

DS2152和DS2154在TCR1和TCR1中具有丢失时钟多路复用控制（LOTCMC）位，并且分别是CCR2控制寄存器。启用这些位允许TCLK连接到RCLKO 内部，如果在 TCLK 没有发生转换。新的TCMC位使TCLK能够连接到RCLKO 内部与 TCLK 引脚上的条件无关。

审核编辑：郭婷

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