超低抖动时钟频率合成器的设计挑战

本应用笔记介绍了超低抖动时钟频率合成器的设计思路。目标性能在2GHz时<100fs的边沿到边缘抖动。讨论和仿真测试结果表明，目标抖动比最初预期的更难实现。讨论组件变量和权衡，以用于未来的开发工作。

介绍

这是高速数据转换器低抖动时钟源的参考设计。目标是在高达 2GHz 的频率下实现< 100fs 的边沿到边缘抖动。对于 1GHz 模拟输出频率，这会导致抖动 SNR 为 -20 × log（2 × π × f × tj） = -64dB。

设计要求

此时钟设计的最大预期频率为 2GHz。但是，有替代的VCO（压控振荡器）和预分频器可以将频率扩展得更高，每个器件都会产生不同的结果。此参考设计、仿真测试和结果仅关注 2GHz 输出频率下的性能。

一些高速转换器使用时钟信号的两个边沿进行内部定时。因此，关键设计要求是50%的占空比。此外，目标输出驱动为 10dBm 至 50Ω 或 2VP-P微分。

基本合成器设计

图1.传统锁相环。

最简单的解决方案是传统的PLL电路，如图1所示。如上所述，50%的占空比至关重要。因此，VCO 以所需时钟速率 （4GHz） 的两倍运行，并被 2 分频提供所需的输出频率和占空比。分频器会增加抖动，因此放置在PLL环路内，以利用噪声整形。

环路滤波器为用于基准噪声的低通和用于VCO噪声的高通。它还决定了环路的建立时间。由于这是一个固定频率的应用，因此环路建立不是问题;滤波器带宽只能针对噪声进行优化。低带宽滤波器使基准噪声更易于管理，但给VCO带来了噪声负担。宽带宽滤波器将起到相反的作用。

对现有VCO和参考振荡器的研究表明，可以获得“两全其美”，尽管这一目标仍然需要在两个组件之间取得平衡。本设计需要超低噪声VCO和基准振荡器。为了确定噪声必须有多低，需要确定100fs抖动规格的相位噪声要求。

相位噪声被指定为相对于载波和相对于失调频率（dBc/Hz）的电平。所有相位噪声集成在一起成为相位噪声功率，可以与基波功率进行比较。该相位噪声除以基频以获得抖动。

例如，假设一个2GHz VCO在10kHz至100kHz范围内具有-110dBc/Hz的SSB（单边带）相位噪声。目标带宽为90kHz，产生49.5dB。因此，积分噪声为-60.5dBc。SSB噪声功率为：

所以RMS噪声电压为：

平方根内的因数为 2 可确保包含两个边带¹。

抖动的计算公式为：

公式3仅给出了10kHz至100kHz失调的抖动贡献。必须包括其他偏移以确定整体抖动。

还有另一种方法。我们也可以逆向工作——从抖动到相位噪声。因此，对于 2GHz 时所需的 100fs 抖动：

SSB相对噪声功率为：

公式5的结果等于-61dBc的总积分（SSB）噪声功率。假设相位噪声在 1Hz 至 10MHz 范围内均匀分布，则转换为 dBc/Hz 会产生以下相位噪声模板（图 2）。

图2.相位噪声掩模。

毫无疑问，2GHz<100fs抖动是一种激进的相位噪声规格，特别是在10kHz至100kHz范围内。在10kHz时，所需的相位噪声约为-114dBc/Hz，很少有分立²VCO能够达到，当然也没有集成的VCO。通用微波公司（UMC）生产的VCO符合这种纯度水平。UMX 系列的生产范围为 500MHz 至 5GHz，相位噪声规格通常超过 -112dBc/Hz（典型值）。即使是UMX VCO的最坏情况规格也符合我们的要求。

图3.UMX-806-D16 相位噪声，指示所需的相位噪声模板。

图 3 显示了 4GHz VCO（UMX-806-D16） 和我们所需的相位噪声模板的最差情况相位噪声。低于20kHz时，该VCO的相位噪声过高，但PLL环路滤波器带宽可以设计为抑制低失调VCO噪声。高于10kHz的相位噪声没有问题，假设没有其他因素会降低它。回想一下，相位噪声要求是针对2GHz振荡器得出的。然而，图3显示了4GHz振荡器的曲线，由于额外的2分频用于保证50%占空比，因此需要该曲线。分频2可将VCO相位噪声降低6dB，因此假设分频器本身不会降低整体相位噪声，则整条曲线将向下移动该量。

请注意，基准振荡器会产生噪声，但主要是在偏移低于环路滤波器带宽时。图4显示了Crystek 80MHz晶体控制振荡器和所需相位噪声模板的曲线。重要的是要记住，PLL频率增益使参考相位噪声成倍增加。因此，对于80MHz晶体和2GHz输出，增益为25。因此，Crystek曲线应向上移动28dB。然而，这种调整意味着参考相位噪声在约1kHz以下会过高。 但是，相位噪声模板假设积分噪声功率均匀分布在失调频谱上。当然，它不一定是这样，因此超过1kHz的恒星相位噪声加上过度的低于1kHz的噪声仍然可以产生符合我们抖动规格的整体积分相位噪声。®

图4.参考相位噪声。

尽管如此，图4中的相位噪声分析还包括Vectron的烤箱控制振荡器（OCXO），其相位噪声明显较低。请注意，OCXO 有消耗过多功率的趋势（以瓦特为单位）。

合成器原理图

图5所示为完整的电路原理图，其中已经讨论了基准振荡器和VCO。PLL是一款富士通MB15E06SR，集成4mA电荷泵，最大预分频器频率为3GHz。PLL必须进行编程，因此设计中包括一个带有内置USB接口的超简单PIC微控制器（PIC18F2455），用于自动控制编程任务。必须为用户界面编写软件，并且需要对PIC进行编程。®

图5.时钟合成器的原理图。

所选分频器是赫梯HMC361。该赫梯分频器将运行到10GHz，并且具有相位噪声，几乎没有降级影响。但是，分压器的输出摆幅仅为0.8V®P-P或在 50Ω 时约为 2dBm。设计目标是 10dBm 输出 （2VP-P），所以赫梯输出不足，需要提升。安森美半导体和Zarlink还有其他类似的选择，但输出摆幅相同或更糟，噪声也没有明确规定。®®

一个简单的变压器可以用来提高低速时钟的幅度，但没有众所周知的>2GHz变压器以可用的4：1比率运行。此外，这种方法会给设计带来尴尬的阻抗。另一种解决方案是使用有源放大器。有许多差分至差分放大器具有>10GHz带宽，但需要进行一些研究以确保这些组件满足设计的噪声要求。放大器是否可以放置在PLL环路内也值得怀疑，因为富士通数据手册建议最大预分频器输入为2dBm（1VP-P).

仿真结果

ADIsimPLL（由ADI应用无线电实验室编写）用于分析建议的电路。包括许多UMC VCO的型号。图6显示了使用UMC4GHz VCO和Crystek振荡器的PLL的相位噪声图。在高达2kHz时，基准振荡器主导相位噪声。超过2kHz，检波器相位噪声接管;在大约70kHz时，VCO噪声占主导地位。

图6包括图2中的目标噪声模板（粗黑线）。显然，总噪声超过模板高达50kHz，导致约200fs的抖动。这种特殊vwin 器的一个问题是如何处理检波器相位噪声。它应等于VCO/PFD频率增益的芯片的指定本底噪声（-219dBc/Hz），对于此仿真，该频率应为4000MHz/25MHz，或44dB。但偏移是118dB。这也需要更多的调查。但即使从抖动中去除了PFD（鉴频鉴相器）噪声，结果仍然是糟糕的167fs。

图6.使用VCO的仿真测试结果：相位噪声为4GHz。

去除PFD噪声后，滤波器设置为接近10kHz时VCO噪声峰值的最佳值。剩下的主要问题是基准噪声，不幸的是，超过40kHz的优于掩模的性能不足以抵消这种噪声。因此，仍然有可能必须使用另一个振荡器（可能是OCXO）来满足相位噪声要求。

此设计的印刷电路板 （PCB） 将包括用于三个或四个不同 XO 封装的焊盘。图 7 显示了使用 Vectron OCXO 的仿真结果。即使包括PFD噪声，产生的抖动也约为86.5fs。该抖动值为尚未考虑的分压器相位噪声（几乎不会产生影响）和可能需要的放大器级提供了一些裕量。

图7.Vectron OSCO的仿真结果;相位噪声为4GHz。

结论

事实证明，2GHz的100fs抖动目标比最初预期的更难实现。数据表明，可以使用相当标准的PLL电路来实现。关键设计元件是VCO和基准振荡器。事实证明，UMX 的 VCO 具有一流的相位噪声性能。剩下的两个障碍是：（1）选择噪声足够低的参考振荡器;（2）选择合适的增益放大器。幸运的是，这些组件的来源很多，因此一个好的策略是计划初始布局以包括几个不同的流行足迹。增益放大器更难;进一步的分析将确定它是否可以放置在环路内以及它将产生什么噪声影响。

审核编辑：郭婷