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IC 芯片中的功耗方面

芯片中的功耗

芯片的功耗可分为三大类。这些是：动态功率、短路损耗和泄漏功耗。下面将详细讨论这些类别及其组成部分。请注意，除非另有说明，以下描述仅适用于NMO——PMO也可以得到类似的解释。“MOS”通常指MOSFET和CMOS。

1.漏电功耗：如今，功耗的这一部分最受关注。并非所有泄漏消耗的成分都存在或主导四分之一微米及以上的节点，因此，它对总功耗的贡献可以忽略不计。然而，随着技术进步导致MOS的缩小，量子力学效应开始出现，并导致许多这些泄漏电流组件。这是能量耗散的分量，它在很大程度上影响了芯片在待机操作中的操作，因为其他元件在此期间会卡住发挥。因此，要在芯片中实现低功耗目标，必须寻找可能发挥作用的各种泄漏元件来源。泄漏消耗的主要来源如下：

弱反转电流/次阈值电流：MOS的亚阈值区域是VG工作的区域≈VT和VDS》0（在nMOS环境中）。在该区域，电压不足以为MOS开始导电构建完整的表面通道。然而，一些电子可能会获得足够的能量来从源头穿越到漏极。此电流称为亚阈值电流。该电流的近似值可以从下面的等式中理解：

图1：各种漏电流

结反向偏置电流：在扩散区和基板边界之间形成一些寄生二极管。这些寄生虫倾向于将一些少数电流从漏极漂移到基质。此外，在耗尽区域中产生的一些电子 - 空穴对有助于电流流向基板。这种净电流被称为结反向偏置电流。这种电流与掺杂密度有直接关系，并且往往随着掺杂的增加而增加。

图2：反向偏置PN结电流

漏极诱导势垒降低（DIBL）：随着漏极电压的增加，它会影响发生局部电位积聚的漏极区域周围的耗尽区域。这导致耗尽区域宽度的增加和排水区域周围表面电位的增加。在长通道MOS中，源与漏极有一定距离，对源区域没有太大影响。因此，源和通道之间的电位不会改变。然而，随着技术节点的缩小，漏极和源极之间的距离减小。因此，由于漏极处的电压，源区也开始受到影响。这导致耗尽宽度的增加和耗尽通道源侧附近表面电位的增加。因此，对于给定的栅极电位，电位势垒降低，更多的电子开始从源侧移动到漏极侧。这称为排水诱导的障碍降低。这导致由于载波可用性的提高而导致关断电流的增加。

穿孔电流：穿通电流是DIBL的一种极端形式。当漏极电压超过一定水平时，耗尽区会延伸到阱中深处。结果，栅极电压失去了对通过MOS的电流的控制，大量电流开始流过MOS。该电流与VDS（漏源极电压）呈二次关系变化。这是决定MOS尺寸和氧化层厚度减小时工作电压变化范围的因素之一。随着MOS缩小，源节点和漏节点之间的距离减小，因此，相同的VDS现在将在漏节点和源节点之间产生更大的电场。这种高电场可以诱导穿通电流。因此，随着MOS尺寸的缩小，降低电源电压变得至关重要。

栅极感应漏极泄漏（GIDL）：假设漏极连接到电源，栅极连接到接地或负电源。这将导致在栅极下方的排水区域产生电场。此字段将在排水管中创建一个耗尽区域。这导致排水沟附近的场拥挤和高场效应开始发生，例如雪崩倍增和带隧道。结果，少数载流子在闸门下方的排水管中排放。由于基底处于较低电位，因此在排水耗尽区域附近积聚的少数载流子被扫到基底。该电流称为栅极诱导漏极漏电流。该电流受施加的电压和栅极氧化物厚度的高度影响。

栅极隧穿电流：随着我们将技术缩小到深亚微米级，栅极下氧化物的厚度也会减小。在当今的技术中，这是在1-2nm厚度的范围内。大量掺杂的通道和超薄氧化层在氧化区域产生非常高的电锉，约为MV/cm。因此，电流载体可以通过氧化物区域隧道传输，从而产生栅极电流。施加的电压量越大，载流子通过氧化层隧道的机会就越大。该电流不仅相当于栅极端子的泄漏电流，而且还会减少流经漏极的电流。这可能会妨碍设备的性能。为了应对这种电流，使用多硅栅极代替金属栅极。

短路功耗：这是器件功耗的另一个组成部分。当电路输入端发生逻辑变化时，它可能会改变其输出状态。在此转换期间，某些MOS将从 OFF 状态变为饱和状态，而其他一些MOS将遵循相反的路径。由于输入在两种逻辑状态之间切换需要一些有限的时间，因此在此过渡阶段，会出现一小段时间，其中NMOS和PMOS都在导电，并且它们都没有处于OFF状态。在此期间，一些电流流过它们，这被称为短路电流。该电流不有助于任何内部电容器（结、互连和扩散电容）充电，因此会导致纯功率损耗。

考虑输入A的低到高转换。当电平达到VTN时NMOS开始导通。此时，PMO仍处于导通状态，直到输入达到（VDD-|VTp |）水平，其中VTn和VTp分别是nMOS和PMO的阈值电压。当NMO或PMO进入截止阶段时，传导停止，短路电流路径中断。类似的路径也适用于输入的下降过渡，即当nMOS仍在进行时，PMO被打开。如果输入的上升和下降时间较高或负载电容较低，则该电流会变得相当大。为了抵消这种损失，输入上升和下降的延迟会减少，输出端的电容会增加。

图3：CMOS逆变器中的短路电流

动态能耗：动态能耗是由于输入中的切换而导致单元切换的消耗。因此，这也被称为开关能量。当电池的状态从逻辑高电平更改为逻辑低电平或反之亦然时，各种内部电容器（结电容、互连电容和扩散电容）会相应地充电或放电。从电源中汲取能量来为这些电容器充电，称为动态功率。这种能耗曾经是泄漏电流微不足道的技术中四分之一节点（250μm）技术中最主要的消耗。然而，随着技术的缩减，功能电流减小，漏电元件增加数倍。但是，我们尽一切努力将开关功耗降至最低，以降低应用的整体能耗。

图4：CMOS电路中的开关电流

如果CMOS单元中的所有寄生电容都集中到负载电容中，那么，如果输出电平从VDD变为接地，则总能耗为CVDD2。其中，一半的能量存储在负载电容器中，其余一半的能量被耗散。同样，当输出改变回地面时，也会发生类似的能量耗散。因此，这种开关能耗与VDD和开关频率直接相关。因此，降低电源电压是降低动态功耗的一种方法。然而，VDD的减少会导致电池变慢，因此，有效地降低了操作的最大频率。此外，频率的降低会导致相同的操作需要更多的时间。平均开关能耗为：：Pav= f·C·V2其中，f是操作频率。该功耗完全独立于输入和输出信号的上升和下降时间。

开关能耗的另一个组成部分是由于动态危险和毛刺引起的损失。由于进入或进入电路内部的各种输入的路径中的不平衡延迟，电路中可能会出现毛刺。考虑电路，如下所示。

图5：故障产生、电路和时序图

考虑两个输入在逻辑上的情况，如VDD所示，并且信号A和B的转换具有一定的延迟，如相邻时序图中所示。由于A和B到达之间的延迟不平衡，输出信号Z在短时间内被断言为1。这种转变被称为小故障/危险。另一方面，如果A在断言B之前下降，则输出不会出现任何小故障，因为在断言其他输入之前，输出和门的一个输入会切换到零。因此，以这样一种方式满足时间要求，即消除或最小化此类故障。然而，在某些情况下，这种行为可能是有意停止电路中的竞争条件。为此，并非所有输入都同时切换。在无法完全消除此类故障的情况下，可以在输出端放置逻辑来吸收此类故障，以阻止其向以下逻辑的传播，例如，在路径中添加一些缓冲区来吸收此类故障，并平衡路径的定时。

纵观各种功耗源及其原因，随着MOS扩展的推进，实现低功耗设计变得越来越具有挑战性。当我们跨越技术节点时，新的参与者开始在这个舞台上扮演关键角色，为这个低功耗的故事带来了新的转折。我们的下一篇文章将讨论实现低功耗设计所采用的各种步骤和方法。并非所有这些方法都可以用于特定设计;但是，人们可能必须走钢丝才能平衡功率与性能。

来源：中深源科技

审核编辑：李倩

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