电源系统分析之电源综合分析
一、电源综合分析
1.1噪声分析
1.1噪声的危害
对内部各个晶体管的操作通常由内核时钟或片内外设时钟同步，但是由于内部延时的差别，各个晶体管的状态转换不可能是严格同步的，当某些晶体管已完成了状态转换，另一些晶体管可能仍处于转换过程中。芯片内部处于高电平的门电路会把电源噪声传递到其他门电路的输入部分。如果接受电源噪声的门电路此时处于电平转换的不定态区域，那么电源噪声可能会被放大，并在门电路的输出端产生矩形脉冲干扰，进而引起电路的逻辑错误。芯片外部电源引脚处的噪声通过内部门电路的传播，还可能会触发内部寄存器产生状态转换。除了对芯片本身工作状态产生影响外，电源噪声还会对其他部分产生影响。比如电源噪声会影响晶振、PLL、DLL 的抖动特性，AD 转换电路的转换精度等。
1.2电源噪声产生分析
1.2.1 电源噪声余量分析
1.绝大多数芯片都会给出一个正常工作的电压范围，这个值通常是±5%。例如：对于 3.3V 电压，为满足芯片正常工作，供电电压在 3.13V 到 3.47V 之间，或 3.3V±165mV。对于 1.2V 电压，为满足芯片正常工作，供电电压在 1.14V 到 1.26V 之间，或 1.2V±60mV。这些限制可以在芯片 datasheet 中的 recommended operating conditions 部分查到。这些限制要考虑两个部分，第一是稳压芯片的直流输出误差，第二是电源噪声的峰值幅度。老式的稳压芯片的输出电压精度通常是±2.5%，因此电源噪声的峰值幅度不应超过±2.5%。当然随着芯片 工艺的提高，现代的稳压芯片直流精度更高，可能会达到±1%以下，但是要记住，达到这样的精度是有条件的，包括负载情况，工作温度等限制。因此可靠的设计还是以±2.5%这个值更把握些。
电源噪声余计算非常简单，方法如下：比如芯片正常工作电压范围为 3.13V~3.47V 之间，稳压芯片标称输出 3.3V。安装到电路板上后，稳压芯片输出 3.36V。那么容许电压变化范围3.47-3.36=0.11V=110mV。稳压芯片输出精度±1%，即±3.36*1%=±33.6 mV。电源噪声余为 11-33.6=76.4 mV。
计算很简单，但是要注意四个问题：①稳压芯片输出电压能精确的定在 3.3V？外围器件如电阻电容电感的参数对稳压芯片的输出电压是否有影响，所以输出值尽量大于输出值2%；②工作环境是否符合稳压芯片手册上的推荐环境？器件老化后参数还会和芯片手册上的是否一致？负载情况怎样？这对稳压芯片的输出电压也有影响；③电源噪声最终会影响到信号质。而信号上的噪声来源不仅仅是电源噪声，反射串扰等信号完整性问题也会在信号上叠加噪声，不能把所有噪声余都分配给电源系统。所以，在设计电源噪声余量的时候要留有余地。
另一个重要问题是：不同电压等级，对电源噪声余要求不一样，按±2.5%计算的话，1.2V 电压等级的噪声余只有30mV。这是一个很苛刻的限制，设计的时候要谨慎些。vwin 电路对电源的要求更高。电源噪声影响时钟系统，可能会引起时序匹配问题。因此必须重视电源噪声问题。
1.2.2 电源噪声产生
电源系统的噪声来源有三个方面：
第一， 稳压电源芯片本身的输出并不是恒定的，会有一定的波纹。这是由稳压芯片自身决定的，一旦选好了稳压电源芯片，对这部分噪声我们只能接受，无法控制。
第二， 稳压电源无法实时响应负载对于电流需求的快速变化。稳压电源芯片通过感知其输出电压的变化，调整其输出电流，从而把输出电压调整到额定输出值。多数常用的稳压源调整电压的时间在 ms~us 级。因此，对于负载电流变化频率在直流到几百 KHz 之间时，稳压源可以很好的做出调整，保持输出电压的稳定。当负载瞬态电流变化频率超出这一范围时，稳压源的电压输出会出现跌落，从而产生电源噪声。现在，微处理器的内核及外设的时钟频 率已超过了600 MHz，内部晶体管电平转换时间下降到 800 ps 以下。这要求电源分配系统必须在直流到 1GHz 范围内都能快速响应负载电流的变化，但现有稳压电源芯片不可能满足这一苛刻要求。我们只能用其他方法补偿稳压源这一不足，所以需要电源去耦。
第三， 负载瞬态电流在电源路径阻抗和地路径阻抗上产生的压降。PCB 板上任何电气路径不可避免的会存在阻抗，不论是完整的电源平面还是电源引线。对于多层板，通常提供一个完整的电源平面和地平面，稳压电源输出首先接入电源平面，供电电流流电源平面，到达负载电源引脚。地路径和电源路径类似，只不过电流路径变成了地平面。完整平面的阻抗很低，但确实存在。如果不使用平面而使用引线，那么路径上的阻抗会更高。另外，引脚及焊盘本身也会有寄生电感存在，瞬态电流流此路径必然产生压降，因此负载芯片电源引脚处的电压会随着瞬态电流的变化而波动，这就是阻抗产生的电源噪声。在电源路径表现为负载芯片电源引脚处的电压轨道塌陷，在地路径表现为负载芯片地引脚处的电位和参考地电位不同 （注意，这和地弹不同，地弹是指芯片内部参考地电位相对于板级参考地电位的跳变）。
1.3退耦意义分析
采用电容退耦是解决电源噪声问题的主要方法。这种方法对提高瞬态电流的响应速度， 降低电源分配系统的阻抗都非常有效。对于电容退耦， 很多资料中都有涉及，但是阐述的角度不同。有些是从局部电荷存储 （即储能）的角度来说明，有些是从电源分配系统的阻抗的角度来说明，还有些资料的说明更为混乱，一会提储能，一会提阻抗，因此很多人在看资料的时候感到有些迷惑。其实，这两种提法，本质上是相同的，只不过看待问题的视角不同而已。本文分别介绍一下这两种解释：
1.3.1 储能的角度
从储能的角度来说明电容退耦原理。在制作电路板时，通常会在负载芯片周围放置很多电容， 这些电容就起到电源退耦作用。图 1 说明。
当负载电流不变时，其电流由稳压电源部分提供，即图中的 I0，方向如图所示。此时电容两端电压与负载两端电压一致，电流 Ic为0，电容两端存储相当数的电荷，其电荷数和电容有关（C=Q/U）。当负载瞬态电流发生变化时，由于负载芯片内部晶体管电平转换速度极快，必须在极短的时间内为负载芯片提供足够的电流。但是稳压电源无法很快响应负载电流的变化，因此，电流 I0不会马上满足负载瞬态电流要求，因此负载芯片电压会降低。但是由于电容电压与负载电压相同，因此电容两端存在电压变化。对于电容来说电压变化必然产生电流，此时电容对负载放电，电流 Ic不再为0，为负载芯片提供电流。根据电容等式1：。只要电容C足够大，只需很小的电压变化，电容就可以提供足够大的电流，满足负 载瞬态电流的要求。这样就保证了负载芯片电压的变化在容许的范围内。这里，相当于电容预先存储了一部分电能，在负载需要的时候释放出来，即电容是储能元件。储能电容的存在使负载消耗的能得到快速补充，因此保证了负载两端电压不至于有太大变化，此时电容担负的是局部电源的角色。从储能的角度来理解电源退耦，非常直观易懂，但是对电路设计帮助不大。从阻抗的角度理解电容退耦，能让我们设计电路时有章可循。实际上，在决定电源分配系统的去耦电容的时候，用的就是阻抗的概念。
1.3.2 阻抗的角度
将图 1 中的负载芯片拿掉，如图 2 所示。从 AB 两点向左看过去，稳压电源以及电容退耦系统一起，可以看成一个复合的电源系统。这个电源系统的特点是：不论 AB 两点间 负载瞬态电流如何变化，都能保证 AB 两点间的电压保持基本稳定，即 AB 两点间电压变化很小。我们可以用一个等效电源模型表示上面这个复合的电源系统，如图 3
我们的最终设计目标是，不论 AB 两点间负载瞬态电流如何变化，都要保持 AB 两点间电压变化范围很小，这个要求等效于电源系统的阻抗 Z 要足够低。在图 2 中，我们是通过去耦电容来达到这一要求的，因此从等效的角度出发，可以说去耦电容降低了电源系统的阻抗。另一方面，从电路原理的角度来说，可得到同样结论。电容对于交流信号呈现低阻抗特性，因此加入电容，实际上也确实降低了电源系统的交流阻抗（1/jwc）。从阻抗的角度理解电容退耦，可以给我们设计电源分配系统带来极大的方便。实际上， 电源分配系统设计的最根本的原则就是使阻抗最小。最有效的设计方法就是在这个原则指导下产生的。
1.4电容分析
1.4.1 电容特性
理想电容器在实际中是不存在的，这就是为什么常听到“电容不仅仅是电容”的原因。
实际的电容器总会存在一些寄生参数，这些寄生参数在低频时表现不明显，但是高频情况下，其重要性可能会超过容值本身。图 4 是实际电容器的 SPICE 模型，图中，ESR 代表等效串联电阻，ESL 代表等效串联电感或寄生电感，C 为理想电容。
等效串联电感（寄生电感）无法消除，只要存在引线，就会有寄生电感。这从磁场角度可以很容易理解，电流发生变化时，磁场能发生变化，但是不可能发生能跃变，表现出电感特性。寄生电感会延缓电容电流的变化，电感越大，电容充放电阻抗就越大， 反应时间就越长。等效串联电阻也不可消除的，很简单，因为制作电容的材料不是超导体。讨论实际电容特性之前，首先介绍谐振的概念。
对于图 4 的电容模型，其公式2复阻抗为：
当频率很低时，2πf ESL < 1/ 2πfC，整个电容器表现为电容性，
当频率很高时，2πf ESL > 1/ 2πfC，电容器此时表现为电感性，因此高频时电容不再是电容，而呈现为电感。当2πf ESL= 1/ 2πfC，此时容性阻抗矢与感性阻抗之差为 0，电容的总阻抗最小，表现为纯电阻特性。该频 率点就是电容的自谐振频率。
谐振频率点是区分电容是容性还是感性的分界点， 高于谐振频率时，电容不再是电容 ，因此退耦作用将下降。实际电容器都有一定的工作频率范围，只有在其工作频率范围内，电容才具有很好的退耦作用，使用电容进行电源退耦时要特别关注这一点。寄生电感（等效串联电感）是电容器在高于自谐振频率点之后退耦功能被消弱的根本原因。
电容的自谐振频率值和它的电容值及等效串联电感值有关，使用时可查看器件手册，了解该项参数，确定电容的有效频率范围。下面图5列出了 AVX 生产的陶瓷电容不同封装的各项参数值。
电容的等效串联电感和生产工艺和封装尺寸有关，同一个厂家的同种封装尺寸的电容， 其等效串联电感基本相同。通常小封装的电容等效串联电感更低，宽体封装的电容比窄体封装的电容有更低的等效串联电感。
既然电容可以看成 RLC 串联电路，因此也会存在品质因数，即Q值，这也是在使用电容时的一个重要参数。电路在谐振时容抗等于感抗，所以电容和电感上两端的电压有效值必然相等，电容上的电压有效值 UC=I*1/ωC=U/ωCR=QU，品质因数 Q=1/ωCR，这里 I 是电路的总电流。电感上的电压有效值 UL=ωL*I=ωL*U/R=QU， 品质因数 Q=ωL/R。因为：UC=UL 所以 Q=1/ω CR=ωL/R。电容上的电压与外加信号电压 U 之比 UC/U=（I*1/ωC）/RI=1/ωCR=Q。电感上的电压与外加信号电压U之比 UL/U=ωLI/RI=ωL/R=Q。从上面分析可见，电路的品质因数越高，电感或电容上的电压比外加电压越高。Q 值影响电路的频率选择性。当电路处于谐振频率时，有最大的电流，偏离谐振频率时总电流小。我们用 I/I0 表示通过电路的电流与谐振电路中电流的比值，即相对变化率。ω/ω0 表示频率偏离谐振频率程度。也就是说电路的选择性是由电路的品质因素 Q 所决定的，Q 值越高选择性越好。在电路板上会放置一些大的电容，通常是坦电容或电解电容。这类电容有很低的 ESL，但是ESR很高，因此 Q值很低，具有很宽的有效频率范围，非常适合板级电源滤波。
1.4.2 电容谐振频率特性
实际当电容安装到电路板上后，还会引入额外的寄生参数，从而引起谐振频率的偏移。在计算系统参数时，实际使用的是安装谐振频率，而不是自身谐振频率，因为我们关注的是电容安装到电路板上之后的表现。
电容在电路板上的安装通常包括一小段从焊盘拉出的引出线，两个或更多的过孔。我们知道，不论引线还是过孔都存在寄生电感。寄生电感是我们主要关注的重要参数，因为它对电容的特性影响最大。电容安装后，可以对其周围一小片区域有效去耦。
现在我们考察这样一种情况，电容要对距离它 2 厘米处的一点去耦，这时寄生电感包括哪几部分。首先，电容自身存在寄生电感。从电容到达需要去耦区域的路径上包括焊盘、一小段引出线、过孔、2 厘米长的电源及地平面，这几个部分都存在寄生电感。
相比，过孔的寄生电感较大。可以用公式计算过孔的寄生电感有多大。 公式3为:其中：L 是过孔的寄生电感，单位是 nH。h为过孔的长度，和板厚有关，单位是英寸。d 为过孔的直径，单位是英寸。下面就计算一个常见的过孔的寄生电感。设过孔的长度为 63mil（对应电路板的厚度 1.6 毫米，这一厚度的电路板 很常见） ，过孔直径 8mil，根据上面公式3得1.4242nh。这一寄生电感比很多小封装电容自身的寄生电感要大，必须考虑它的影响。过孔的直径越大，寄生电感越小。过孔长度越长，电感越大。
可见，安装后电容的谐振频率发生了很大的偏移，使得小电容的高频去耦特性被消弱。在进行电路参数设计时，应以这个安装后的谐振频率计算，因为这才是电容在电路板上的实际表现。所以注意，实际上安装一个电容至少要两个过孔，寄生电感是串联的，如果只用两个过孔，则过孔引入的寄生电感就有3nH。但是在电容的一端都并联几个过孔，可以有效小总的寄生电感。
1.5去耦设计
电源去耦涉及到很多问题：总的电容多大才能满足要求？如何确定这个值？选择那些电容值？放多少个电容？选什么材质的电容？电容如何安装到电路板上？电容放置距离有什么要求？
1.5.1 目标阻抗
目标阻抗（Target Impedance）定义为公式4：
其中：Vdd 为要进行去耦的电源电压等级，常见的有 5V、3.3V、1.8V、1.26V、1.2V 等。
Ripple 为允许的电压波动，在电源噪声余一节中我们已阐述过了，典型值为 2.5%。
∆IMAX 为负载芯片的最大瞬态电流变化。
该定义可解释为：能满足负载最大瞬态电流供应，且电压变化不超过最大容许波动范围的情况下，电源系统自身阻抗的最大值。超过这一阻抗值，电源波动将超过容许范围。
对目标阻抗有两点需要说明: (1)目标阻抗是电源系统的瞬态阻抗，是对快速变化的电流表现出来的一种阻抗特性；(2)目标阻抗和一定宽度的频段有关。在整个频率范围内，电源阻抗都不能超过这个值。阻抗是电阻、电感和电容共同作用的结果，因此必然与频率有关。整个频率范围有多大？这和负载对瞬态电流的要求有关。顾名思义，瞬态电流是指在极短时间内电源必须提供的电流。如果把这个电流看做信号的话，相当于一个阶跃信号，具有很宽的频谱，这一频谱范围就是我们认为的频率范围。
1.5.2 电容选择
1.电容理论计算值选择
有两种方法确定所需的电容。第一种方法利用电源驱动的负载计算电容。这种方法没有考虑 ESL及ESR的影响，因此很不精确，但是对理解电容的选择有好处。
第二种方法就是利用目标阻抗（Target Impedance）来计算总电容，这是业界通用的方法，得到了广泛验证。你可以先用这种方法来计算，然后做局部微调，能达到很好的效果，如何进行局部微调，是一个更高级的话题。下面分别介绍两种方法。
方法一：利用电源驱动的负载计算电容
设负载（容性）为 30pF，要在 2ns 内从 0V 驱动到 3.3V，瞬态电流为：，结果为49.5mA。如果共有 36 个这样的负载需要驱动，则瞬态电流为：3649.5mA=1.782A。假设容许电压波动为：3.32.5%=82.5 mV，所需电容为C=I*dt/dv=1.782A*2ns/0.0825V=43.2nF。
说明：所加的电容实际上作为抑制电压波纹的储能元件，该电容必须在 2ns 内为负载提供1.782A 的电流， 同时电压下降不能超过 82.5 mV，因此电容值应根据 82.5 mV 来计算。记住：电容放电给负载提供电流，其本身电压也会下降，但是电压下降的不能超过 82.5 mV（容许的电压波纹）。
方法二：利用目标阻抗计算电容（设计思想很严谨，要吃透）
为了清楚的说明电容的计算方法，我们用一个例子。要去耦的电源为1.2V，容许电压波动为 2.5%，最大瞬态电流 600mA。
第一步：计算目标阻抗：利用公式4得=50mΩ。
第二步：确定稳压电源频率响应范围。
和具体使用的电源片子有关，通常在 DC 为几百kHz-几M 之间。这里设为 DC 到 100kHz。在100kHz 以下时，电源芯片能很好的对瞬态电流做出反应，高于100kHz 时，表现为很高的阻抗，如果没有外加电容，电源波动将超过允许的 2.5%。为了在高于100kHz 时仍满足电压波动小于 2.5%要求，应该加多大的电容？
第三步：计算 bulk 电容
当频率处于电容自谐振点以下时，电容的阻抗可近似表示为：，频率 f 越高，阻抗越小，频率越低，阻抗越大。在频率范围内，电容的 大阻抗不能超过目标阻抗，因此使用100kHz 计算（电容起作用的频率范围的最低频率，对应电容最高阻抗）。
公式5：=31.831uf
当频率处于电容自谐振点以上时，电容的阻抗可近似表示为：。频率 f 越高，阻抗越大，但阻抗不能超过目标阻抗。假设 ESL 为 5nH，则最高有效频率为：=1.6MHz，如果希望电源系统在 500MHz 以下时都能满足电压波动要求，就必须控制电容的寄生电感。必须满足 2πf×Lmax≤XMAX ，所以有：=0.016nH。
假设使用 AVX 公司的 0402 封装陶瓷电容，寄生电感约为 0.4nH，加上安装到电 路板上后过孔的寄生电感（本文后面有计算方法）假设为 0.6nH，则总的寄生电感为 1 nH。为了满足总电感不大于 0.16 nH 的要求，我们需要并联的电容个数为：1/0.016=62.5 个，因此需要 63 个 0402 电容。
为了在 1.6MHz 时阻抗小于目标阻抗，需要使用公式5计算容值：C=1.9894uf。
因此个电容的电容为 1.9894/63=0.0316 uF。
综上所述，对于这个系统，我们选择 1 个 31.831 uF 的大电容和 63 个 0.0316 uF 的小电容即可满足要求。
2.电容理实际计算值选择
为解决寄生电感问题需要很多小容量电容值，但实际应用中使用不到那么详细，怎么避免。
（1）并联相同容值
63 个 0.0316 uF 的小电容并联的效果相当于一个具有 0.159 nH ESL 的 1.9908 uF 电容。电容并联后仍有相同的谐振频率，但是并联电容在一个频率点上的阻抗都小于单个电容。
但是，从图中我们看到，阻抗曲线呈 V 字型，随着频率偏离谐振点，其阻抗仍然上升的很快。要在很宽的频率范围内满足目标阻抗要求，需要并联大的同值电容。这不是一种好的方法，造成极大地浪费。有些人喜欢在电路板上放置很多 0.1uF 电容，如 果你设计的电路工作频率很高，信号变化很快，那就不要这样做，最好使用不同容值的组合来构成相对平坦的阻抗曲线。
（2）并联相不同容值
容值不同的电容具有不同的谐振点左边谐振点之前，两个电容都呈容性，右边谐振点后，两个电容都呈感性。在两个谐振点之间，阻抗曲线交叉，在交叉点处，左边曲线代表的电容呈感性，而右边曲线代表的电容呈容性，此时相当于 LC 并联电路。对于 LC 并联电路来说，当 L 和 C 上的电抗相等时， 发生并联谐振。因此，两条曲线的交叉点处会发生并联谐振，这就是反谐振效应，该频率点 为反谐振点。电导 G=jwc2+1/jwL1,未考虑 ESR。
结论：
A. 不同容值的电容并联，其阻抗特性曲线的底部要比图 6 阻抗曲线的底部平坦得多（虽然存在反谐振点，有一个阻抗尖峰），因而能更有效地在很宽的频率范围内小阻抗。
B. 在反谐振（Anti-Resonance）点处，并联电容的阻抗值无限大，高于两个电容任何一个单独作用时的阻抗。并联谐振或反谐振现象是使用并联去耦方法的不足之处。
在并联电容去耦的电路中，虽然大多数频率值的噪声或信号都能在电源系统中找到低阻抗回流路径，但是对于那些频率值接近反谐振点的，由于电源系统表现出的高阻抗，使得这部分噪声或信号能无法在电源分配系统中找到回流路径，最终会从 PCB 上发射出去（空气也是一种介质，波阻抗只有几百欧姆），从而在反谐振频率点处产生严重的 EMI 问题。因此，并联电容去耦的电源分配系统一个重要的问题就是：合理的选择电容，尽可能的压低反谐振点处的阻抗。
3. 电容去耦半径
电容去耦的一个重要问题是电容的去耦半径。大多数资料中都会提到电容摆放要尽靠近芯片，多数资料都是从小回路电感的角度来谈这个摆放距离问题。确实，小电感是一个重要原因，但是还有一个重要的原因大多数资料都没有提及，那就是电容去耦半径问题。
如果电容摆放离芯片过远，超出了它的去耦半径，电容将失去它的去耦的作用。
理解去耦半径最好的办法就是考察噪声源和电容补偿电流之间的相位关系。当芯片对电流的需求发生变化时，会在电源平面的一个很小的局部区域内产生电压扰动，电容要补偿这一电流（或电压），就必须先感知到这个电压扰动。信号在介质中传播需要一定的时间，因此从发生局部电压扰动到电容感知到这一扰动之间有一个时间延迟。同样，电容的补偿电流到达扰动区也需要一个延迟。因此必然造成噪声源和电容补偿电流之间的相位上的不一致。特定的电容，对与它自谐振频率相同的噪声补偿效果最好，我们以这个频率来衡这种相位关系。设自谐振频率为 f，对应波长为λ，补偿电流表达式可写为：。其中，A 是电流幅度，R 为需要补偿的区域到电容的距离，C 为信号传播速度。
当扰动区到电容的距离达到λ/4 时，补偿电流的相位为π ，和噪声源相位刚好差180 度，即完全反相。此时补偿电流不再起作用，去耦作用失效，补偿的能无法及时送达。为了能有效传递补偿能，应使噪声源和补偿电流的相位差尽可能的小，最好是同相位的。距离越近，相位差越小，补偿能传递越多，如果距离为 0，则补偿能百分之百传递到扰动区。这就要求噪声源距离电容尽可能的近，要远小于λ/4 。实际应用中，这一距离最好控 制在λ/40~λ/50 之间，这是一个验数据。
例如：0.001uF 陶瓷电容，如果安装到电路板上后总的寄生电感为 1.6nH，那么其安装后的谐振频率为 125.8MHz，谐振周期为 7.95ps。假设信号在电路板上的传播速度为 166ps/inch，则波长为 47.9 英寸。电容去耦半径为 47.9/50=0.958 英寸，大约等于2.4厘米。本例中的电容只能对它周围 2.4 厘米范围内的电源噪声进行补偿，即它的去耦半径2.4厘米。不同的电容，谐振频率不同，去耦半径也不同。对于大电容，因为其谐振频率很低，对应的波长非常长，因而去耦半径很大，这也是为什么我们不太关注大电容在电路板上放置位置的原因。对于小电容，因去耦半径很小，应尽可能的靠近需要去耦的芯片，这正是大多数资料上都会反复强调的，小电容要尽可能近的靠近芯片放置。
4.电容位置放置
1.对于电容的安装，首先要提到的就是安装距离。容值最小的电容，有最高的谐振频率，去耦半径最小，因此放在最靠近芯片的位置。容值稍大些的可以距离稍远，最外层放置容值最大的。
2.还有一点要注意，在放置时， 最好均匀分布在芯片的四周，对一个容值等级都要这样。通常芯片在设计的时候就考虑到了电源和地引脚的排列位置，一般都是均匀分布在芯片 的四个边上的。因此，电压扰动在芯片的四周都存在，去耦也必须对整个芯片所在区域均匀去耦。
3.在安装电容时，要从焊盘拉出一小段引出线，然后通过过孔和电源平面连接，接地端也同样。这样流过电容的电流回路为：电源平面->过孔->引出线->焊盘->电容->焊盘->引出>过孔->地平面。
4.放置过孔的基本原则就是让这一环路面积最小，进而使总的寄生电感最小。下面给出几种过孔放置方法。
第一种 从焊盘引出很长的引出线然后连接过孔，这会引入很大的寄生电感，一定要避免这样做，这时最糟糕的安装方式。
第二种 在焊盘的两个端点紧邻焊盘打孔，比第一种方法路面积小得多，寄生电感也较小，可以接受。
第三种 在焊盘侧面打孔，进一步小了回路面积，寄生电感比第二种更小，是比较好的方法。
第四种 在焊盘两侧都打孔，和第三种方法相比，相当于电容一端都是通过过孔的并联接入电源平面和地平面，比第三种寄生电感更小，只要空间允许，尽用这种方法。
第五种 在焊盘上直接打孔，寄生电感最小，但是焊接是可能会出现问题，是否使用要看加工能力和方式。
推荐使用第三种和第四种方法。
第六种 对于大尺寸的电容，比如板级滤波所用的钽电容，推荐用图 8 中的安装方法。
需要强调一点：有些工程师为了节省空间，有时让多个电容使用公共过孔。任何情况下都不要这样做。最好想办法优化电容组合的设计，少电容数。由于印制线越宽，电感越小，从焊盘到过孔的引出线尽加宽，如果可能，尽和焊盘宽度相同。
电源系统去耦设计要把引脚去耦和电源平面去耦结合使用已达到最优设计。时钟、 PLL、 DLL 等去耦设计要使用引脚去耦，必要时还要加滤波网络，模拟电源部分还要使用磁珠等进行滤波。针对具体应用选择退耦电容的方法也很流行，如在电路板上发现某个频率的干扰较大，就要专门针对这一频率选择合适的电容，改进系统设计。总之，电源系统的设计和具体应用密切相关，不存在放之四海皆准的具体方案。关键是掌握基本的设计方法，具体情况具体分析，才能很好的解决电源去耦问题。
审核编辑 黄宇
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