优化缓冲放大器/ADC连接-德赢Vwin官网网

随着当今越来越多的接收器以数字方式实现，将vwin 信号转换为数字域已成为实现通信系统最高动态性能的极其重要的因素。以下文章详细介绍了在为通信系统选择合适的信号调理和转换组件时需要考虑的重要参数。

介绍

通信系统设计人员长期以来一直设想“理想的”数字接收器信号处理链由天线、滤波器、低噪声放大器（LNA）和模数转换器（ADC）组成，然后是数字解调和信号处理电路。虽然这种理想的数字接收器可能还需要几年时间，但通信接收器已经逐步消除了频率转换阶段，同时在前端架构中更加重视ADC。虽然一些接收器级已被取消，但ADC之前的缓冲放大器级仍然是各种接收器中的重要元件，并且可以在ADC实现的性能中发挥重要作用。

添加到信号处理链中的缓冲放大器成为一组功能模块的一部分，包括混频器、滤波器和其他放大器，必须将其视为具有噪声系数、增益和截点的单个元件。为给定ADC正确选择缓冲放大器可以提高接收器的灵敏度，而不会牺牲整体无杂散动态范围（SFDR）。

定义动态范围

接收器灵敏度是系统动态范围的一个组成部分，灵敏度定义了允许接收器成功恢复传输信息的最小信号电平。动态范围的上限是可以处理的最大信号。这通常由三阶交调截点（IP3）定义，这是一个虚数，标志着接收器前端组件过载或饱和压缩的点。当然，动态范围是一个折衷方案，因为高灵敏度需要低噪声系数和高增益。遗憾的是，增益为3dB或更高、噪声系数小于30dB的低噪声放大器（LNA）在三阶交调截点性能方面受到限制，通常为+2dBm至+3dBm。因此，这些放大器可以提高接收器灵敏度，但会成为接收器前端信号处理链中高级信号的“瓶颈”。

在接收器前端增加ADC会使动态范围的权衡变得更加复杂。然而，具有数字控制的新型线性放大器（通常称为缓冲放大器）有助于提高接收器的整体性能并扩展动态范围。

要了解缓冲放大器如何与高速ADC配合使用，查看每个元件的基本性能参数以及它们如何影响接收器性能可能会有所帮助。传统的接收机前端采用多个频率转换阶段，将来自天线的高频信号转换为可以解调和进一步处理的较低中频信号。典型的信号链可能会将RF输入信号转换为70MHz或140MHz的第一中频、10MHz的第二中频和455kHz的第三中频。尽管这种多转换超外差接收器方法仍然很普遍，但现代通信系统的成本和尺寸限制迫使设计人员尽可能多地消除频率转换级。长期以来，军事设计人员一直在寻找真正的“全数字”接收器，其ADC能够直接对来自天线和滤波器组的信号进行数字化处理。

ADC性能水平在过去几年中得到了显著提高，但还没有达到支持全数字军用接收器的程度。尽管如此，商用接收器设计已从三个或更多变频级缩减为单级架构。然而，频率转换级越少，ADC输入端的IF就越高，因此需要一个带宽较大的转换器和缓冲放大器。

ADC所需的位分辨率取决于接收器应用。对于某些军事应用，例如活动接收器，10位量化可提供足够的分辨率。对于当前和新兴的商用通信接收器，例如3G和4G蜂窝系统，需要更好的分辨率，以最大限度地减少具有复杂、相位和幅度调制格式的波形的量化误差。通常，多载波接收器需要14位或更高的分辨率，以及足够的带宽来接受完整的IF频段。

假设给定的接收器IF架构可以使用高速、高分辨率ADC，那么影响灵敏度和动态范围的其他关键性能参数是什么？ADC根据其SFDR进行表征，SFDR描述了基频输入信号的幅度与指定频谱中最大失真分量的均方根（RMS）值之比。当输入电压幅度超过最大允许范围时，采样的输出波形会出现削波和失真。低于建议的最低输入电平时，ADC的所有位都不能用于表示波形，14位ADC基本上可以用作10位或12位元件。

给定ADC的正弦波的最大输入电压（VMAX）可从1中找到：

2VMAX = 2bQ 或 VMAX = 2b-1Q

其中b是ADC的位数，Q是每个量化电平的电压。

与最大电压匹配的正弦波的最大功率电平为1：

PMAX = V2MAX/2 = [22（b-1）Q2]/2 = 22bQ2/8

最小电压是影响 1 LSB 所需的幅度，计算如下：

2VMIN = Q

相应的功率水平为：

PMIN = V2MIN/2 = Q2/8

动态范围（DR）简单源自：

DR = 最大/PMIN = 22b

或对数格式：

DR = 20log（PMAX/PMIN） = 20b log（2） = 6b （单位：dB）

或者，基本上每比特6dB。

通过使用ADC测量FS正弦波信号，使用精密数模转换器（DAC）和频谱分析仪组合评估ADC的输出，并将基频输出电平与最高杂散信号进行比较，可以找到ADC的SFDR。请注意，DAC的动态范围必须远高于ADC的动态范围，以防止DAC的动态范围成为测量ADCSFDR性能时的限制因素。

目前，高速ADC的SFDR优于80dBc至90dBc。该电平通常在ADC输入端使用单音或双音进行测量。对于双音性能分析，两个音调可以在公共通信IF（例如1MHz）的中心频率周围彼此相隔140MHz。在这种情况下，示例音调可能是 139.5MHz 和 140.5MHz。

包括ADC在内的接收器的灵敏度是噪声电平的函数，而噪声电平本身是带宽的函数。将噪声降至最低，接收器的灵敏度也会提高。当然，噪声（例如热噪声）是不可避免的。ADC的本底噪声由热噪声和量化噪声设定，限制了其灵敏度。量化噪声本质上是与转换器的最低有效位（LSB）相关的不确定性。一般而言，对于最低电平输入信号，ADC的本底噪声最低，随着输入信号幅度接近转换器的FS输入值而增加。

与接收器一样，ADC不仅可以通过其SFDR性能来表征，还可以通过其满量程噪声比和信噪比（SNR）来表征。对于ADC，最大SNR是其位数（b）的函数：

信噪比 = （1.76 + 6.02b） dB

ADC 的 SNR 本质上是 RMS 满量程（FS）模拟输入与 RMS 量化误差之比（图 1）。ADC SNR的这两个分量定义如下：正弦波的RMS值是其峰峰值的一半除以2的平方根。量化误差是模拟波形与其数字重建副本之间的差异，误差是由于-1/2 LSB和+1/2 LSB之间的不确定性而发生的。通过将ADC的采样速率加倍，有效噪声系数将下降3dB，因为噪声分布在先前带宽的两倍。确定ADC信噪比的最佳方法是使用精密接收器和校准的噪声源进行测量。这种测量考虑了过程中的时钟抖动和其他噪声源，并且倾向于提供真实而非理想的SNR值。信噪比和失真比（SINAD）在SNR评估中包括失真的影响。

图1.96Msps MAX12559 ADC的SNR和SINAD在时钟速率为96MHz、幅度电平为-1dBFS时与输入频率的关系图。

使用称为有效位数（ENOB）的参数代替SINAD来指示ADC在给定输入频率和采样速率下的精度。它本质上是转换器测量的RMS误差和理想RMS误差的比值。ENOB通常取决于施加的输入正弦信号的幅度和频率。该规范将ADC产生的RMS噪声与理想ADC在相同条件和位数下的RMS量化噪声进行了比较。例如，在相同输入条件下，ENOB为14位的12位ADC产生的RMS噪声量与理想的12位ADC（具有满量程或接近满量程输入信号）相同。

ENOB = （SINAD - 1.76）/6.02

总谐波失真（THD）是信号 FFT 频谱中所有谐波的均方根总和。前三个谐波代表大部分信号能量。对于通信应用，THD通常比描述静态性能的直流线性度规格更重要。大多数制造商包括通过模拟输入信号参考的第四个谐波，或高达第九个谐波。

作为这些参数的实际示例，请考虑MAX12559双通道ADC（图2）。它由同一芯片上的两个14位ADC组成，每个ADC能够以高达350Msps的采样速率捕获约96MHz的IF和基带信号。这款双通道ADC具有内部采样保持放大器和差分输入。对于 175MHz 输入，SFDR 为 79.8dBc，典型 SNR 为 71.9dB，SINAD 为 70.9dB（图 3）。总谐波失真为-77.9dBc。该ADC设计用于3.3V工作电压，仅消耗980mW模拟功率。

图2.MAX12559片上有两个14位ADC，每个ADC能够以高达350Msps的采样速率捕获约96MHz的IF和基带信号。

图3.MAX12559 ADC的SNR和SINAD性能在不同时钟速度下保持相对平坦，70MHz输入信号的测量幅度为-1dBFS。

灵活的基准结构允许器件使用内部2.048V带隙基准或接受外部基准，还允许在两个ADC之间共享基准电压源。基准结构允许FS模拟输入范围在±0.35V至±1.15V范围内调节。双通道ADC可与单端或差分时钟配合使用，用户可选择的二分频和四分频模式简化了时钟源的选择。

选择缓冲区

在现代通信接收机设计中，哪种缓冲放大器最适合MAX12559或类似的高速ADC？理想情况下，缓冲器应匹配或超过ADC的带宽（MAX750为12559MHz），或者至少在采样带宽内工作，假设给定应用不需要ADC的全部功能。ADC缓冲放大器通常根据频域特性指定，而运算放大器通常根据建立时间和压摆率来指定。无论缓冲器如何指定，它都必须提供ADC接收输入波形所需的瞬态响应，这些波形不受ADC超过1 LSB的限制或失真。

在接收器前端，缓冲放大器的噪声系数会有所贡献，但不会占主导地位。在级联信号处理链中，第一级放大器对接收器噪声系数的影响最大。通常，链中噪声系数最低的放大器放在最前面。因此，缓冲放大器的噪声系数不如第一级放大器的噪声系数重要，尽管相对较低的缓冲放大器噪声系数将使其对整体接收器噪声系数的影响降至最低。对于缓冲放大器，1dB至1dB的噪声系数对第一级LNA为6dB或更低噪声系数的接收器链的影响最小。

缓冲放大器应提供足够的增益，以确保发往ADC的信号接近其FS输入电压电平要求。也许同样重要的是，应严格控制增益响应与频率的关系——增益平坦度应基本在ADC的1 LSB以内。对于高分辨率（14位或更高）ADC，这就要求缓冲放大器在目标带宽内具有优于±0.5dB增益平坦度。

缓冲放大器应在输出电平和交调点性能方面提供良好的线性度。例如，放大器必须至少提供与ADC输入要求兼容的输出电平。理想情况下，其线性度应超过ADC的线性度，从而防止ADC的SFDR性能意外下降。

假设缓冲放大器和ADC的杂散贡献同相相加，则这两个元件的组合SFDR可以计算如下：

SFDR 系统 = -20log{10exp[（-SFDR ADC）/20] + 10exp[（-SFDR buffer）/20]} （单位为 dBc）

缓冲放大器应具有足够低的源阻抗，以提供与ADC输入阻抗的隔离，但应具有足够的输出功率来驱动ADC的输入。缓冲器的高频输出阻抗必须足够低，以避免过度的转换误差。缓冲放大器的输出阻抗将直接影响ADC的交流性能，尤其是其THD。

对于开关电容ADC，转换器可能会在每次转换结束时消耗少量输入电流。当与这种类型的转换器一起使用时，缓冲放大器必须能够具有足够快的瞬态响应，以避免转换误差。如果缓冲器的瞬态响应足够快，这意味着带宽大于100MHz（上升时间为10ns），误差将最小。当缓冲器的瞬态响应不足时，可以根据接收器的要求在其输出端增加一个RC滤波器来限制带宽，同时也提供额外的电容以消除ADC瞬态效应。滤波器的电容必须大于ADC的输入电容。

适用于MAX12559 ADC的市售ADC缓冲放大器包括MAX2055和MAX2027。MAX2055为数字控制可变增益放大器（DVGA），工作频率范围为30MHz至300MHz（图4）。它具有单端输入和差分输出，可简化与差分ADC的使用。缓冲放大器集成了数字控制衰减器和高线性度放大器以及单端至差分变压器。这样就无需外部单端至差分变压器或附加放大器电路。内置衰减器以 ±23.0dB 的精度控制 2dB 范围，可动态设置或作为一次性通道增益设置（图 5）。它在最大增益设置（图 6）下具有 6dB 噪声系数，所有增益设置的输出三阶交调截点（OIP3）均为 +3dBm（图 40）。7dB压缩点的最大输出功率为+1dBm，二阶谐波（HD24）为-76dBc，三阶谐波（HD2）为-2dBc。

MAX2027也是DVGA，但为单端器件，增益范围为-8dB至+15dB，步长为1dB，步长为50MHz至400MHz。它在最大增益设置下具有4.7dB噪声系数，在所有增益设置下具有+3dBm的OIP35，以及令人印象深刻的±0.05dB衰减精度。