Cadence定制设计迁移流程加快台积电N3E和N2工艺技术的采用速度
内容提要：
Cadence Virtuoso Design Platform 助力 IC 设计自动迁移到台积电的最新工艺技术
新的生成式设计技术可将设计迁移时间缩短 2.5 倍
相应的 PDK 支持节点到节点设计和版图的轻松迁移
楷登电子(美国 Cadence 公司，NASDAQ：CDNS)近日宣布推出基于 Cadence Virtuoso Design Platform 的节点到节点设计迁移流程，能兼容所有的台积电先进节点，包括最新的 N3E 和 N2 工艺技术。这一新的生成式设计迁移流程由 Cadence 和台积电共同开发，旨在实现定制和vwin IC 设计在台积电工艺技术之间的自动迁移。与人工迁移相比，已使用该流程的客户成功地将迁移时间缩短了 2.5 倍。
Virtuoso Design Platform 可自动将原理图单元、参数、引脚和连线从一个台积电工艺节点迁移到另一个工艺节点。之后，Virtuoso ADE Product Suite 的仿真和电路优化环境对新原理图进行调整和优化，确保设计达到所有要求的规格和测量结果。
得益于采用模板的 Virtuoso Layout Suite 生成式设计技术、Virtuoso Design Platform 的台积电模拟映射和布线技术，Cadence 和台积电的客户可以自动识别和提取现有版图中的器件组，并将其应用于新版图中的相似组。
“随着应用需求的增长，许多客户希望将传统的集成电路设计迁移到我们更先进的节点，例如 N3E 和 N2，以充分利用台积电最新技术的更高性能和更低功耗，”台积电设计基础设施管理部负责人 Dan Kochpatcharin表示，“我们与 Cadence 持续合作，对 PDK 和方法进行改进，简化和加快了设计迁移过程，最终缩短上市时间。”
“通过与台积电的最新合作，双方的共同客户可以受益于我们的先进技术，使定制/模拟设计迁移变得更简单、更省时，”Cadence 公司高级副总裁兼定制 IC、IC 封装、PCB 和系统分析事业部总经理 Tom Beckley说道，“Virtuoso Design Platform 的节点到节点生成式设计迁移技术可以将复杂的集成电路设计在节点之间的迁移用时缩短数周，这在竞争激烈的芯片设计市场中至关重要。”
Cadence Virtuoso Design Platform 支持 Cadence 智能系统设计(Intelligent System Design)战略，助力实现系统级芯片(SoC)的卓越设计。
审核编辑：汤梓红
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原文标题：Cadence 定制设计迁移流程加快台积电 N3E 和 N2 工艺技术的采用速度
文章出处：【微信号：gh_fca7f1c2678a，微信公众号：Cadence楷登】欢迎添加关注！文章转载请注明出处。
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