现代电子集成技术分析
导 读
集成，integration，是指将不同的单元汇聚到一起，并能实现其特定功能的过程，集成多指人类的活动，而非自然的过程。 集成电路、系统集成是比较常见的名词。 在这篇文章中，我们从尺度（Scale）和维度（Dimension）两方面来剖析现代电子集成技术。
Integration
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集成的尺度
尺度，一般理解为尺寸、尺码，计量的长度，规定的限度，可引申为准则、法度。在本文中，尺度就指的是被描述对象的尺寸或大小。 按照从小到大的顺序来分析集成的尺度，我们就从最小的基本粒子开始吧！
基本粒子
人类已知的世界由61种基本粒子（Elementary Particles）组成。 61种基本粒子被分为了夸克 (quark)、轻子 (lepton)、玻色子(boson)三大类。 其中，只有电子(Electron)、光子(photon)与中微子(neutrino)是稳定存在于自然界且能作用于宏观世界的粒子。大名鼎鼎的夸克，被禁闭在质子与中子这样的复合粒子中，终生不得释放。 电子(轻子)：电子是人类认识最充分，应用最广泛的基本粒子。今天，现代科技基本上都是围绕着电子开展，如果没有了电子，整个世界都会停滞。 光子(玻色子)：光子应用比电子还早，从远古时代就开始应用，现代从日常生活到最新的科学领域都离不开光子。 中微子(轻子)：中微子很难探测，因此被称作神秘粒子，虽然目前应用不多，却被看作很有潜力的一种粒子。它速度极快，接近光速，并且可以无阻碍地穿越一切物体，未来可应用于中微子通讯，地层扫描等领域。 而那些不能独立存在于自然界的基本粒子，无法和宏观世界直接打交道，因此无法实用，对人类的影响就远远小于电子、光子和中微子了。
原子
我们将尺度放大到原子。
人类目前已知的118种元素中，来自自然界的元素有92种，其余的元素则是由人工合成的。代表元素的最小单位我们称之为原子，不同的原子构成了不同的物质。
原子的结构，原子由原子核和绕核运动的电子组成。原子核只占原子体积的几千亿分之一，因此，原子的体积是由核外电子决定的。
电子有波粒二象性，它不像宏观物体的运动那样有确定的轨道，无法预测它在某一时刻究竟出现在核外空间的哪个地方，只知道它在某处出现的几率有多少，如同一片带负电的云状物笼罩在原子核周围，因此被称为 “电子云”。 我们以半导体中最常用的硅元素为例，硅原子核外有14个电子，其中第一层有2个电子，第二层有8个电子，最外层4个电子为价电子。 硅晶体中没有明显的自由电子，硅原子最外层的4个电子，既不像导体中那样活跃，也不像绝缘体那样被紧紧束缚住，其活跃度介于导体与绝缘体之间，具有半导体性质。硅能导电，但导电率不及金属，且随温度升高而增加。
原子的尺度，原子没有一个精确定义的最外层，通常所说的原子半径是根据相邻原子的平均核间距测定的。那么，在硅晶体中，硅原子之间的距离到底是多少呢？ 构成晶体的最基本的几何单元称为晶胞(Unit Cell)，硅晶体是一个面立方体，其晶胞的边长为0.543nm，以硅原子晶胞的一个面作为平面，硅原子排列如下图所示，硅原子在该平面的最小间距为0.384nm，三个硅原子的排列宽度为1.152nm。 
那么，一立方纳米中有多少硅原子呢？ 在由硅原子构成的一个面心立方体的晶胞内，8个顶点和6个面各有一个硅原子，另外还有4个硅原子，分别位于四个空间对角线的 1／4处，平均到每一个硅晶胞中的原子数为8 （8 × 1/8 + 6 × 1/2 + 4 = 8）。
硅的晶胞边长为a（晶格常数），在300K时，a=5.4305Å（0.543nm）。 8 ÷（0.543³）=49.97≈50，也就是说，1nm³ 中的硅原子数量为50个，通过硅材料的密度和硅原子质量进行计算，也会得到同样的结果。 为了改善硅的导电性质，在其中掺入少量5价元素，形成N型半导体，或者掺入少量3价元素，形成P型半导体。 无论掺入何种元素，基本不会改变硅的晶格结构，因此，原子之间的距离也不会变化，1nm³中的原子数量也不会变化，依然是50个。 到了纳米尺度，原子也是可以论个来数的。
从原子到功能细胞
什么是功能细胞（Function Cell）？我们定义其为功能的最小单位，在集成电路中，晶体管就可以被定义为功能细胞。当然，电阻、电容、电感、二极管等也是功能细胞。 功能细胞是由原子组成的，而功能的实现则是通过控制电子而实现的，也可以说，功能细胞的功能是由电子赋予的，能够合理地控制电子，就具备了相应的功能。 功能的实现则来源于现实的需求、人类的智慧和那些堪称伟大的发明或发现。 我们就以集成电路中最典型的功能细胞晶体管为例。 晶体管之所以能成为功能细胞，就在于其能有效地控制电子。
下图是目前主流的FinFET晶体管，通过在栅极(Gate)施加合理的电压，电子就能从源极(Source)流向漏极(Drain)，从而产生电流并导通。
通过晶体管的导通和关断，可以表示不同的状态，多个晶体管组合在一起，就能形成不同的逻辑电路，从而完成不同的功能。
只要能执行相同的功能，功能细胞的体积自然是越小越好。那功能细胞能小到什么程度呢？
针对现有的硅基晶体管而言，大致受两个因素的制约，一个是晶体管内最小的结构宽度，另一个是晶体管自身所占的面积（体积）。
从上面分析我们知道，三个硅原子并排排列的宽度就超过了1nm，晶体管的最小结构宽度可能达到甚至小于1nm吗？现在不好下论断，这么小的宽度除了工艺制作很难，按照现有理论工作的晶体管也难以正常工作。
新型的晶体管，例如单原子晶体管，其最小结构宽度仅为一个原子，通过操作单个原子来控制晶体管的导通和关断。
据称，单原子晶体管的能耗将只有硅基晶体管的万分之一（1/10000），这对未来应用是一个决定性的优势。
从功能细胞到常系统
功能细胞可以很小，现在的技术可以支持在指甲盖大小的芯片上集成超过100亿以上的晶体管。多个功能细胞可以组成功能块（Function Block），多个功能块又组成了功能单元（Function Unit），多个功能单元组成了微系统（MicroSystem）。 然而，对于人类来说，其产品的尺度需要适合人类的需要，必定要和人类自身的尺度相当。 例如手机和电脑，前者需要经常拿在手中，因此需要和人手的尺度相当，后者需要放在桌面或者膝盖上，因此和人体横向的尺度相当。 这一类系统，我们称之为常系统（Common System），意为常人可以接触并经常使用的系统。常系统由微系统、功能单元组成，最终也是由功能细胞组成。 常系统由于需要和人类的尺度相匹配，即使科技发展的再先进，其尺度也不会变化太大，但为了满足人类更多的功能需求，其内含的功能细胞会不断地增加，即系统的功能密度（Function Density）会不断增加。 并且，在人类文明发展的过程中，这种趋势会一直延续下去，这也符合功能密度定律（Function Density Law）的描述。
从常系统到大系统
另外，还有一类系统，虽然也是为人服务的，但并非为个人服务，而是为群体服务，因此其尺度可以很大，这类系统我们称之为大系统（Giant System）。例如载人航天系统，无线通讯网络系统，GPS全球卫星定位系统等等。 大系统通常都很复杂，一般由很多的常系统、微系统或者功能单元组成。
例如GPS系统，分为三大部分：空间部分，一共由24颗卫星组成；地面部分，由主控制站，监测站，地面天线组成；用户设备部分，即各式各样的GPS 信号接收机。
GPS系统可对地面车辆、船只、飞机、卫星和飞船等各种移动用户进行实时的高精度定位测速和精确授时。
大系统和常系统一样，为了满足更多的功能需求，其功能密度也会不断增加，并且这种趋势会随着人类文明的发展一直延续下去，同样也符合功能密度定律的描述。
集成的尺度总结
这里，我们用两张图对集成的尺度做个总结。 我们将电子系统按照层次分为6级，称为电子系统6级分类法（详见《基于SiP技术的微系统》一书）。 其中，功能细胞是最小的功能单位，功能细胞→功能块→功能单元，为三级不同的功能单位，并由此组成了微系统→常系统→大系统，如下图所示。
然后，我们对功能细胞进行解析，将功能细胞按照层次分为4级：基本粒子组成了原子，原子形成晶胞，晶胞组成了功能细胞。
在本文中，从基本粒子到人类目前可实现的最复杂系统，我们按照尺度将其分成了10（4+6）个层次，其中，功能细胞是最为关键的环节，是功能的基本单位和载体，就如同人类的细胞一样，是人类生命的组成单位和智慧的载体。 每一个层次或环节，都需要不同的人去探索、去实现，去创新，去发展，并将人类的智慧融入其中。
Integration
2
集成的维度
人类可以感知的世界，空间维度只有三个，加上时间，常被称为四维时空。
弦理论里描述的11维时空，无法证实其是否真实存在。即使存在，也如同那些被禁锢在微观世界的基本粒子，在人类的宏观世界根本无法感知，因此，对人类的活动几乎没有任何影响。
在我们通常的认识中，零维是点，一维是线，二维是平面，三维是立体。
集成，是将不同的单元汇聚到一起，并能实现其特定功能的过程，因此，零维的点，一维的线都不适应于集成，现实中主要的集成方式就是两维的平面集成和三维的立体集成。
实际应用中，仅仅用两维和三维来对集成进行分类确实有些勉为其难，例如有的人就用“假3D”，“真3D”来区分不同类型的芯片堆叠方式。
在本文中，我们将集成分为：2D、2D+、2.5D、3D、4D，共五种集成维度，目的是为了便于集成的分类和区分，同时也兼容目前的主流说法。
此外，我们给出了两个重要的判据，物理结构和电气互连。 
下面描述的集成主要针对集成电路封装领域，对于其他领域也可以此类推。
2D集成
2D 集成是指在基板的表面水平安装所有芯片和无源器件的集成方式。
以基板 (Substrate) 上表面的左下角为原点，基板上表面所处的平面为XY平面，基板法线为Z轴，创建坐标系。
物理结构：所有芯片和无源器件均安装在基板平面，芯片和无源器件和 XY 平面直接接触，基板上的布线和过孔均位于 XY 平面下方；电气互连：均需要通过基板（除了极少数通过键合线直接连接的键合点）。
我们最常见的2D集成技术应用于MCM、部分SiP以及PCB。
MCM（Multi Chip Module）多芯片模块是将多个裸芯片高密度安装在同一基板上构成一个完整的部件。
在传统的封装领域，所有的封装都是面向芯片的，为芯片服务，起到保护芯片、尺度放大和电气连接的作用，是没有任何集成的概念的。随着MCM兴起，封装中才有了集成的概念，所以封装也发生了本质的变化，MCM将封装的概念由芯片转向模块、部件或者系统。
2D集成的SiP，其工艺路线和MCM非常相似，和MCM主要的区别在于2D集成的SiP规模比MCM大，并且能够形成独立的系统。
2D 集成示意图
此外，基于FOWLP的集成，例如INFO，虽然没有基板，也可以归结为2D集成。目前，集成电路中的晶体管排列也基本上属于2D集成。 2D集成对EDA设计工具来说最为简单，下图所示为EDA工具中实现的2D集成设计。
EDA工具中实现的2D集成设计
2D+集成
2D+集成是指的传统的通过键合线连接的芯片堆叠集成。也许会有人问，芯片堆叠不就是3D吗，为什么要定义为2D+集成呢？
主要基于以下两点原因：1）3D集成目前在很大程度上特指通过3D TSV的集成，为了避免概念混淆，我们定义这种传统的芯片堆叠为2D+集成；2）虽然物理结构上是3D的，但其电气互连上均需要通过基板，即先通过键合线键合到基板，然后在基板上进行电气互连。这一点和2D集成相同，比2D集成改进的是结构上的堆叠，能够节省封装的空间，因此称之为2D+集成。
物理结构：所有芯片和无源器件均地位于XY平面上方，部分芯片不直接接触基板，基板上的布线和过孔均位于XY平面下方；电气互连：均需要通过基板（除了极少数通过键合线直接连接的键合点）。
下图所示几种集成均属于2D+集成。
2D+ 集成示意图
此外，对于PoP (Package on Package) 类的集成方式，也可以根据其物理结构和电气连接进行判定，将其归结为2D+集成。 EDA设计工具对2D+集成一直有很好的支持，下图所示为EDA工具中实现的2D+集成设计。
EDA工具中实现的2D+集成设计
2.5D集成
2.5D顾名思义是介于2D和3D之间，通常是指既有2D的特点，又有部分3D的特点的一种维度，现实中并不存在2.5D这种维度。
物理结构：所有芯片和无源器件均XY平面上方，至少有部分芯片和无源器件安装在中介层上（Interposer），在XY平面的上方有中介层的布线和过孔，在XY平面的下方有基板的布线和过孔。电气互连：中介层（Interposer）可提供位于中介层上的芯片的电气连接。
2.5D集成的关键在于中介层Interposer，一般会有几种情况，1）中介层是否采用硅转接板，2）中介层是否采用TSV，3）采用其他类型的材质的转接板；在硅转接板上，我们将穿越中介层的过孔称之为TSV，对于玻璃转接板，我们称之为TGV。
硅中介层有TSV的集成是最常见的一种2.5D集成技术，芯片通常通过MicroBump和中介层相连接，作为中介层的硅基板采用Bump和基板相连，硅基板表面通过RDL布线，TSV作为硅基板上下表面电气连接的通道，这种2.5D集成适合芯片规模比较大，引脚密度高的情况，芯片一般以FlipChip形式安装在硅基板上。
有TSV的2.5D集成示意图
硅中介层无TSV的2.5D集成的结构一般如下图所示，有一颗面积较大的裸芯片直接安装在基板上，该芯片和基板的连接可以采用Bond Wire或者Flip Chip两种方式，大芯片上方由于面积较大，可以安装多个较小的裸芯片，但小芯片无法直接连接到基板，所以需要插入一块中介层（Interposer），在中介层上方安装多个裸芯片，中介层上有RDL布线，可将芯片的信号引出到中介层的边沿，然后通过Bond Wire连接到基板。这类中介层通常不需要TSV，只需要通过Interposer上表面的布线进行电气互连，Interposer采用Bond Wire和封装基板连接。
无TSV的2.5D集成示意图
现在，EDA设计工具对2.5D集成有了很好的支持，下图所示为EDA工具中实现的2.5D集成设计。
EDA工具中实现的2.5D集成设计
3D集成
3D集成和2.5D集成的主要区别在于：2.5D集成是在中介层Interposer上进行布线和打孔，而3D集成是直接在芯片上打孔（TSV）和布线（RDL），电气连接上下层芯片。
物理结构：所有芯片和无源器件均位于XY平面上方，芯片堆叠在一起，在XY平面的上方有穿过芯片的TSV，在XY平面的下方有基板的布线和过孔。电气互连：通过TSV和RDL将芯片直接电气连接。
3D集成大多数应用在同类芯片堆叠中，多个相同的芯片垂直堆叠在一起，通过穿过芯片堆叠的TSV互连，如下图所示。同类芯片集成大多应用在存储器集成中，例如DRAM Stack，FLASH Stack等。 
同类芯片的3D集成示意图 不同类芯片的3D集成中，一般是将两种不同的芯片垂直堆叠，并通过TSV电气连接在一起，并和下方的基板互连，有时候需要在芯片表面制作RDL来连接上下层的TSV。
不同类芯片的3D集成示意图
此外，现在的3D Nand Flash是在芯片上直接制作多层存储单元，也是一种3D集成技术。
现在，EDA设计工具对3D集成有了很好的支持，下图所示为EDA工具中实现的3D集成设计。
EDA工具中实现的3D集成设计
4D集成
前面介绍了2D，2D+，2.5D，3D集成，4D集成又是如何定义的呢？
在前面介绍的几种集成中，所有的芯片(Chip)，中介板（interposer）和基板（Substrate），在三维坐标系中，其Z轴均是竖直向上，即所有的基板和芯片都是平行安装的。在4D集成中，这种情况则发生了改变。
当不同基板所处的XY平面并不平行，即不同基板的Z轴方向有所偏移，我们则可定义此类集成方式为4D集成。物理结构：多块基板以非平行方式安装，每块基板上都安装有元器件，元器件安装方式多样化。电气互连：基板之间通过柔性电路或者焊接连接，基板上芯片电气连接多样化。
基于刚柔基板的4D集成示意图
气密性陶瓷4D集成示意图
4D集成定义主要是关于多块基板的方位和相互连接方式，因此在4D集成每一块基板中都可能会包含有2D，2D+，2.5D，3D的集成方式。
通过4D集成技术可以解决平行三维堆叠所无法解决的问题，提供更多、更灵活的芯片安装空间，解决大功率芯片的散热问题，以及航空航天等领域应用中关注的气密性问题。 现在，EDA设计工具对4D集成也有了很好的支持，如下图所示为EDA工具中实现的4D集成设计。
EDA工具中实现的4D集成设计
4D集成技术提升了集成的灵活性和多样化，展望未来，在多种集成维度中，4D集成也必定占有一席之地，并将成为继2D、2D+、2.5D、3D集成技术之后重要的集成技术。
从严格物理意义上来说，以现有的人类认知出发，所有的物体都是三维的， 二向箔并不存在，四维空间更待考证。
为了便于区分多种不同的集成方式，我们将其分为2D、2D+、2.5D、3D，4D，5种集成维度。
集成的维度总结
这里，我们用一张图对集成的维度做个总结，如下图所示，包含5种集成维度的EDA设计图例和每种维度具体包含的集成类型。
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