智能模组的前世今生-德赢Vwin官网网

在数字经济时代，5G 通信、AIoT等技术在发展的同时也正在加速融合。随着5G+AIoT技术的兴起，市场对5G智能产品的需求不断变大。与此同时，通信模组的5G智能化也成为了一种趋势，向各类应用领域深入和拓展。

▲IoT蜂窝模组1.0~3.0

蜂窝模组1.0：

传统的IoT蜂窝模组，模组厂商只是提供了一个可以用作语音或者数据传输的Modem载体，在终端客户的设计中是以一个选配件的方式存在，我们把它称作蜂窝模组1.0时代；

蜂窝模组2.0：

在不断的技术演进和客户需求变化中，很多客户提出要将原来的纯数传模组进行深入开发，将模组从一个封闭式的系统逐步变成Open的方案，也就是大家俗称的Open CPU。将模组自身的Arm架构能力做进一步释放，同时支持标准的API 接口，使终端客户可以对模组进行一定的适配，以便于支持简单的外设，我们称之为蜂窝模组2.0时代；

蜂窝模组3.0：

曾经，Symbian、Windows在智能手机中占据主导地位，而随后的Android系统以其革命性的创新，将一些老牌的操作系统逐步淘汰，目前形成了三足鼎立的状态：Android、Apple iOS和HarmonyOS。由于Android的开源特性，智能化IoT的需求也随之而来，用户希望可以定制客户界面、植入定制的APP、接入不同的显示设备、进行人脸识别/人脸支付、进行多媒体视频交互.……我们将这个技术的演进称为蜂窝模组3.0时代。

▲美格智能5G/4G智能模组全家福

智能模组是什么？

智能模组，具备通信模组特性，支持5G/4G/3G/2G的广域网接入。同时，智能模组自带Android、HarmonyOS等复杂的操作系统，具备开放安全的软件环境；自带CPU、GPU算力，高度集成化，支持GNSS、Wi-Fi 4/5/6、BT/BLE。智能模组拥有丰富接口，可扩展复杂外设，例如：LCM/TP/Camera等外设需求，以及多路的UART/IIC/SPI，方便用户串接各种Sensor、NFC、扫码头、指纹识别等外扩设备。相较于传统的AP+Modem搭配方式，智能模组的尺寸更小，价格更有优势。

美格智能模组的前世今生

▲美格智能5G/4G智能模组全家福

2014年，美格智能团队设计出了第一款4G智能模组——SLM753，该模组采用高通MSM8916平台，这款SOC芯片也是高通史上最成功的4G芯片之一。尺寸为38*43mm，该模组被广泛应用于VoIP对讲机、智能物流终端、智能POS设备以及车载娱乐等领域。SLM753的生命周期长达六年，累计销售300多万片，截止今日，仍在为一些终端客户做维护工作。

▲美格智能第一代智能算力模组：SLM758

2017年，美格智能推出了第一代智能算力模组——SLM758，该模组采用高通MSM8953（SD625/626）的平台，支持高通SNPE神经元算法，支持0.2-0.5T智能算力，模组搭载了第三方的ADAS/DMS算法，围绕人脸识别、人脸支付、疲劳监测、危险行为预判等领域，布局多款终端产品。在国家针对“两客一危”特殊车辆安装4G动态视频监控系统中，美格智能的这款智能算力模组也为国家做到了添砖加瓦的作用。截止今日，该模组累计出货300多万片。

▲美格智能新一代5G高算力智能模组家族：SRM900、SRM900L、SRM910和SRM930

2020-2021年，美格智能推出了第一代5G高算力智能模组SRM900L、SRM900、SRM910与SRM930，形成“低、中、高”三档5G高算力智能模组全覆盖，算力从2T-14T，四款模组做到了模组外围硬件的设计兼容，大大提升了客户选型的灵活性。

值得一提的是，具有代表性的SRM900，选用的是高通SM6350平台，支持X51的Modem。该CPU采用8nm FinFET制程，内置64bit ARM V8内核，采用Kyro 560（2* A77 2.0GHz & 6* A55 1.7GHz），内置Adreno GPU 619和V66A 1.2GHz+Dual HVX，可以搭载更高AI算力的算法，支持Decode/encode 最高4K 30fps、H.265，搭载了Android 11操作系统，模组内置板卡内存为64GB+4GB（或128GB+6GB），支持5G NR sub-6Ghz，支持DL 4x4 MIMO, UL 1x1 MIMO，支持NSA和SA，集成了L1+L5 GPS 和 2x2 MIMO 以及 ax ready Wi-Fi的宽带智能无线通信模组。

今年最新推出的SRM930，是基于高通5G SoC QCM6490平台开发，采用高通 Kryo™ 6xx CPU（1* A78 2.7GHz +3*A78 2.4GHz + 6* A55 1.9GHz），6nm FinFET制程，64bit ARM V8 内核。内置Adreno™ GPU 642L，支持OpenGL ES 3.2，Vulkan1.x，支持OpenCL 2.0。模组内置AI处理器 Dual HVX 和 4K HMX，AI算力超过14 Tops。内置Adreno™ VPU 633，最高支持4K 30视频编码或4K 60视频解码，支持 H.264/H.265。模组搭载Android 11操作系统，内置存储为64GB+4GB（或 128GB+6GB），支持5G NR sub-6Ghz，支持DL 4x4 MIMO, UL 1x1 MIMO，支持 NSA和SA，集成L1+L5 GPS，集成2x2 MIMO Wi-Fi 6E及BT 5.2 功能。

未来，以5G+AIoT为核心的智能化产业链智慧升级越发加速，蜂窝模组4.0/5.0也会在未来都逐步实现。作为智能模组及解决方案的创领者、全球领先的无线通信模组及解决方案提供商，美格智能将继续保持智能模组行业的领先优势，加大新产品的研发投入与推广，以智能模组+物联网定制化解决方案，助力5G网络下的视频记录仪、智慧驾舱、智能POS收银机、物流终端、VR Camera、智能机器人、视频监控、安防监控、智能信息采集设备、智能手持终端、无人机等千行百业的智能化升级。

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FPGA中竞争与冒险的前世今生

竞争冒险：在组合电路中，当逻辑门有两个互补输入信号同时向相反状态变化时，输出端可能产生过渡干扰脉冲的现象，称为竞争冒险。那么 FPGA 产生竞争冒险的原因是什么呢？信号在 FPGA 器件内部通过连线和逻辑单元时，都有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关同时还受器件的制造工艺、工作电压、温度等条件的影响信号的高低电平转换也需要一定的过渡时间。由于以上存在的因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化往往会出现一些不正确的尖峰信号，这些尖峰信号称为毛刺。如果一个组合逻辑电路中有毛刺出现，就说明该电路存在冒险。与分立元件不同，由于 PLD 内部不存在寄生电容电感，这些毛刺将被完整的保留并向下一级传递，因此毛刺现象在 PLD 、 FPGA 设计中尤为突出。毛刺的累加将会影响整个设计的可靠性和精确性。因此判断逻辑电路中是否存在冒险以及如何避免冒险是 FPGA 设计人员必须要考虑的问题。接下来我们就要考虑如何消除冒险，消除冒险的方式有一下几种： 1、利用冗余项消除毛刺函数式和真值表所描述的是静态逻辑，而竞争则是从一种稳态到另一种稳态的过程。因此竞争是动态过程，它发生在输入变量变化时。此时，修改卡诺图，增加多余项，在卡诺图的两圆相切处增加一个圆，可以消除逻辑冒险。但该法对于计数器型产生的毛刺是无法消除的。 2、采用格雷码我们可以通过改变设计，破坏毛刺产生的条件，来减少毛刺的发生。例如，在数字电路设计中，常常采用格雷码计数器取代普通的二进制计数器，这是因为格雷码计数器的输出每次只有一位跳变消除了竞争冒险的发生条件，避免了毛刺的产生。 3、采样法由于冒险出现在变量发生变化的时刻，如果待信号稳定之后加入取样脉冲，那么就只有在取样脉冲作用期间输出的信号才能有效。这样可以避免产生的毛刺影响输出波形。一般说来，冒险出现在信号发生电平转换的时刻，也就是说在输出信号的建立时间内会发生冒险，而在输出信号的保持时间内是不会有毛刺信号出现的。如果在输出信号的保持时间内对其进行采样，就可以消除毛刺信号的影响。 4、吸收法增加输出滤波，在输出端接上小电容Ｃ可以滤除毛刺。但输出波形的前后沿将变坏，在对波形要求较严格时，应再加整形电路，该方法不宜在中间级使用。 5、延迟办法因为毛刺最终是由于延迟造成的，所以可以找出产生延迟的支路。对于相对延迟小的支路，加上毛刺宽度的延迟可以消除毛刺。还可以用高频时钟来驱动一移位寄存器，待延时信号作数据输入，按所需延时正确设置移位寄存器的级数，移位寄存器的输出即为延时后的信号。当然最好的就是，在设计之初，就对竞争冒险进行规避，具体规避方法有： 1、在设计中每一个模块中只用一个时钟，避免使用多时钟设计，同时避免使用主时钟分频后的二次时钟作为时序器件的时钟输入，因为时钟偏斜会比较大。 2、设计译码逻辑电路时必须十分小心，因为译码器和比较器本身会产生尖峰，容易产生毛刺，把译码器或比较器的输出直接连到时钟输入端或异步清除端，会造成严重的后果。 3、在设计中应该尽量避免隐含 RS 触发器的出现。一般要控制输出被直接反馈到输入端，采用反馈环路会出现隐含 RS 触发器，其对输入尖峰和假信号很敏感，输入端有任何变化都有可能使输出值立刻改变，此时易造成毛刺的产生，导致时序的严重混乱。 4、在设计电路时要用寄存器和触发器设计电路，尽量不要用锁存器，因它对输入信号的毛刺太敏感。如果坚持用锁存器设计必须保证输入信号绝对没有毛刺，且满足保持时间。 5、在设计中充分利用资源，因为大部分 FPGA 器件都为时钟、复位、预置等信号提供特殊的全局布线资源，要充分利用这些资源。 6、在设计中不论是控制信号还是地址总线信号、数据总线信号，都要采用另外的寄存器，以使内部歪斜的数据变成同步数据。 7、在设计中应该尽量避免使用延迟线，因它对工艺过程的变化极为敏感，会大大降低电路的稳定性和可靠性，并将为测试带来麻烦。 8、在设计中对所有模块的输入时钟、输入信号、输出信号都用Ｄ触发器或寄存器进行同步处理，即输出信号直接来自触发器或寄存器的输出端。这样可以消除尖峰和毛刺信号。

发表于 02-21 16:26