SOC设计中的建立时间和保持时间-德赢Vwin官网网

建立时间和保持时间是SOC设计中的两个重要概念。它们都与时序分析有关，是确保芯片正常工作的关键因素。

建立时间(Tsu)：在时钟采样沿之前，数据必须保持稳定的时间，该时间量称为建立时间。保持时间 (Th)：在时钟采样沿之后，数据必须保持稳定的最短时间。理想最优的建立时间和保持时间出现在数据中间采样的位置，如下所示，实质就是使触发器在采样沿得到稳定的数据，如果数据在时钟上升沿的建立保持时间内 {latch edge-setup，latch edge+hold time}发生跳变，则会产生亚稳态输出，即输出值在短时间内处于不确定态，有可能是1，有可能是0，也可能什么都不是，处于中间态1。

建立时间和保持时间都与时钟信号、数据信号和触发器之间的关系有关。建立时间要求数据信号在时钟信号上升沿之前保持稳定一段时间，以便触发器能够正确采样数据。而保持时间要求数据信号在时钟信号上升沿之后继续保持稳定一段时间，以便触发器能够正确锁存数据。

如果建立时间或保持时间不满足要求，则可能会导致时序违例。这种情况下，触发器可能无法正确采样或锁存数据，从而导致芯片工作不正常。因此，在SOC设计中，需要对建立时间和保持时间进行严格的分析和优化，以确保芯片能够正常工作。

审核编辑：汤梓红

声明：本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人，不代表德赢Vwin官网网立场。文章及其配图仅供工程师学习之用，如有内容侵权或者其他违规问题，请联系本站处理。举报投诉

soc

soc

+关注

关注
38

文章
4161

浏览量
218152
SoC设计

SoC设计

+关注

关注
1

文章
148

浏览量
18774
触发器

触发器

+关注

关注
14

文章
2000

浏览量
61129
建立时间

建立时间

+关注

关注
0

文章
9

浏览量
6602
保持时间

保持时间

+关注

关注
0

文章
9

浏览量
5681

原文标题：soc设计中的建立时间和保持时间

文章出处：【微信号：快乐的芯片工程师，微信公众号：快乐的芯片工程师】欢迎添加关注！文章转载请注明出处。

静态时序之建立时间和保持时间分析

静态时序分析包括建立时间分析和保持时间分析。建立时间设置不正确可以通过降低芯片工作频率解决，保持时间

发表于 08-22 10:38 •4272次阅读

芯片设计进阶之路—从CMOS到建立时间和保持时间

建立时间(setup time)和保持时间(hold time)是时序分析中最重要的概念之一，深入理解建立时间和保持

发表于 06-21 10:44 •1749次阅读

FPGA时序分析-建立时间和保持时间裕量都是inf怎么解决呢？

今天有个小伙伴遇到一个问题，就是在vivado里面综合后看到的建立时间和保持时间裕量都是inf，我们来看看怎么解决这个问题。

发表于 07-30 10:26 •1318次阅读

建立时间和保持时间讨论

本帖最后由虎子哥于 2015-3-12 21:24 编辑 建立时间(Setup Time)：是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟

发表于 03-10 23:19

FPGA实战演练逻辑篇51：建立时间和保持时间

建立时间和保持时间本文节选自特权同学的图书《FPGA设计实战演练（逻辑篇）》配套例程下载链接：http://pan.baidu.com/s/1pJ5bCtt 在这个波形中，我们看到cl

发表于 07-17 12:02

什么叫建立时间,保持时间,和恢复时间

什么叫建立时间,保持时间,和恢复时间

发表于 04-08 16:52

保持时间与建立时间

如图，建立时间和保持时间都是针对的时钟沿，如图所示，时钟沿有一个上升的过程，图中虚线与clk上升沿的交点是什么？幅值的50%？还是低电平(低于2.5V)往高电平(高于2.5V)跳转的那个点？

发表于 11-29 00:20

数字 IC 笔试面试必考点（9）建立时间以及保持时间精选资料分享

建立时间（Setup Time）是指触发器的时钟信号上升沿到来之前，数据保持稳定不变的时间。　　输入信号应该提前时钟上升沿（如上升沿有效）Tsu时间到达芯片，这个 Tsu就是

发表于 07-26 07:36

为什么触发器要满足建立时间和保持时间

什么是同步逻辑和异步逻辑？同步电路和异步电路的区别在哪？为什么触发器要满足建立时间和保持时间？什么是亚稳态？为什么两级触发器可以防止亚稳态传播？

发表于 08-09 06:14

为什么触发器要满足建立时间和保持时间

什么是同步逻辑和异步逻辑？同步电路和异步电路的区别在哪？为什么触发器要满足建立时间和保持时间？

发表于 09-28 08:51

时延和建立时间在ADC电路中的区别

时延和建立时间setup在ADC电路中的区别:对于大多数 ADC 用户来说，“时延”和“建立时间”这两个术语有时可以互换。但对于 ADC 设计人员而言，他们非常清楚

发表于 11-22 23:33 •1596次阅读

数字IC设计中的建立时间和保持时间

本文主要介绍了建立时间和保持时间。

发表于 06-21 14:38 •2663次阅读

到底什么是建立时间/保持时间？

在时序电路设计中，建立时间/保持时间可以说是出现频率最高的几个词之一了，人们对其定义已经耳熟能详，对涉及其的计算（比如检查时序是否正确，计算最大频率等）网上也有很多。

发表于 06-27 15:43 •1.5w次阅读

PCB传输线建立时间、保持时间、建立时间裕量和保持时间裕量

　信号经过传输线到达接收端之后，就牵涉到建立时间和保持时间这两个时序参数，它们表征了时钟边沿触发前后数据需要在锁存器的输入持续时间，是接收器本身的特性。简而言之，时钟边沿触发前，要求数

发表于 09-04 15:16 •848次阅读

关于建立时间和保持时间的测量方法

文件提到两种setup/hold测量方式：10% push-up和pass/fail，按照TSMC说法，前者会更乐观一些，因此如果是采用前者（10% push-up）的测量方式得到建立时间和保持时间，需要十份小心时序裕量是否足够

发表于 12-05 11:19 •1868次阅读