先进的清洗技术如何助力先进节点实现最佳晶圆良率-德赢Vwin官网网

来源：《半导体芯科技》期刊

半导体制造商如今拥有的新设备可达到最佳晶圆良率，这种新设备的兆声波系统应用了空间交变相位移（SAPS）和时序能激气穴震荡（TEBO）技术。

半导体芯片的特征尺寸正快速缩小。动态随机存取存储器（DRAM）制造商现在正在生产12纳米级16GB芯片，电容器纵横比为60:1。NAND结构达到232层，蚀刻纵横比更大。而逻辑电路正向3纳米节点全环绕栅极（GAA）晶体管的第一阶段迈进。

随着结构尺寸越来越小，工艺技术变得更具挑战性，去除污染和随机缺陷变得极其困难。当特征尺寸和薄膜厚度达到10纳米（100埃）级时，即使是1纳米（10埃）微粒也可能成为导致晶体管失效的致命缺陷。随着芯片特征尺寸不断降低至10纳米以下，如何去除微粒及其它污染物质以获得理想良率，将是半导体制造商所面临的一项重大技术挑战。

当今的先进技术使得特征尺寸更小更精细，传统的颗粒去除清洗技术因此面临着挑战。具体来说，喷淋清洗技术的压力水平太强；物理力会损坏晶体管和电容器结构的表面特征，有可能使其脱离晶圆。喷淋技术也无法深入到纵横比很高的沟槽中。

由于能量不能均匀传递到深层结构中，传统兆声波清洗很难处理小型深沟槽。传统的兆声波技术不能保证整个晶圆的均匀表面覆盖，这往往会导致某些晶圆区域的清洗不足。这会导致良率下降。这些工艺还会造成表面粗糙、材料损耗等问题，当1埃对芯片性能至关重要时，这些问题就会极大地影响这些先进器件的性能。本质上，兆声波晶圆清洗方法和传统清洗方法的水平都已达到极限，在不损坏芯片上的特征的情况下，不再能够去除极其微小的致命缺陷。

目前，从图形化半导体中去除颗粒的方法正逐步成为一门重点科学。随着芯片特征尺寸不断缩小，并向立体化发展，使用刷洗设备、喷淋设备、超声波和兆声波进行强力清洗的方式逐渐得以改良，以免损坏芯片结构。新的单晶圆清洗工艺技术解决了清洗目前和下一代半导体芯片上图案结构的关键问题。

新一代清洗技术

为了解决半导体设备制造商面临的清洗挑战，盛美开发了Smart Megasonix™——一套更具智能和创新性的单晶圆湿法清洗技术，可以应用于现有或未来工艺节点，在不影响器件特性的情况下，通过一系列工艺步骤，达到更加彻底、全面的清洗。这些专有技术可以控制兆声波清洗的功率强度和分布范围。

公司已经开发了两项关键技术，以增强兆声波清洗系统的清洗能力。第一项是空间交变相位移（SAPS™）晶圆清洗技术。SAPS技术是一种先进的兆声波工艺，这种工艺利用兆声波传感器与晶圆间的空隙，使兆声波相位发生变化。SAPS技术可以在晶圆旋转的同时移动或倾斜传感器，即使晶圆翘曲，也能在晶圆的每一点上均匀提供兆声波能量。

这确保了最佳的能量输送，当与适当的稀释化学成分相结合时，为去除晶圆缺陷创造了合适的环境。SAPS技术精确度高，可有效地提高颗粒去除过程中的传质速率，及系统中颗粒去除效率。应用SAPS技术可以提高生产效率，及颗粒去除效率，从而提高产能，降低晶圆生产成本。

兆声波技术的第二项创新技术是时序能激气穴震荡（TEBO™）技术。传统兆声波技术通过空化效应来产生气泡，这些气泡能够有效进行清洗。在传统系统中，这些气泡可能发生内爆或破裂，进而破坏精细图形。采用TEBO技术后，空化效应更加稳定，不会产生气泡内爆或破裂。从而能够在不损坏DRAM的高纵横比电容器和3D NAND的高纵横比沟槽和孔洞等精细图形的前提下，成功地去除缺陷。该技术还能去除先进的鳍式场效晶体管（FinFET）和GAA结构的缺陷。随着芯片特征尺寸不断变小，纵横比不断增大，去除蚀刻、光刻胶的残余物和化学机械研磨颗粒的挑战变得更大。晶圆特征更易被破坏，原子作用力更大，这导致晶圆表面的瑕疵更难去除。对于先进节点的加工而言，需要采用不会损坏关键特征的新型清洁化学成分和机械方法来去除缺陷。随着SAPS和TEBO技术被引入兆声波系统，半导体制造商如今在力争实现最佳的晶圆良率方面拥有了新的工具。

审核编辑：汤梓红

声明：本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人，不代表德赢Vwin官网网立场。文章及其配图仅供工程师学习之用，如有内容侵权或者其他违规问题，请联系本站处理。举报投诉

半导体

半导体

+关注

关注
334

文章
27286

浏览量
218035
DRAM

DRAM

+关注

关注
40

文章
2311

浏览量
183436
晶圆

晶圆

+关注

关注
52

文章
4890

浏览量
127929
清洗技术

清洗技术

+关注

关注
0

文章
17

浏览量
6490

台积电进入“晶圆代工2.0”，市场规模翻倍，押注先进封测技术

尤其是先进封测技术，以期推动台积电进入下一个业务扩张的阶段。晶圆代工2.0的机会在日前台积电2024年第二季度业绩的法说会上，台积电董事长兼总裁魏哲家提出了“

发表于 07-21 00:04 •3759次阅读

台积电进入“<b class='flag-5'>晶</b><b class='flag-5'>圆</b>代工2.0”，市场规模翻倍，押注<b class='flag-5'>先进</b>封测<b class='flag-5'>技术</b>

什么是晶圆微凸点封装？

晶圆微凸点封装，更常见的表述是晶圆微凸点技术或晶圆级

发表于 12-11 13:21 •91次阅读

晶圆切割技术知识大全

晶圆切割划片技术作为半导体制造流程中的关键环节，其技术水平直接关联到芯片的性能、良率及生产成本。

发表于 11-08 10:32 •491次阅读

<b class='flag-5'>晶</b><b class='flag-5'>圆</b>切割<b class='flag-5'>技术</b>知识大全

GaAs晶圆的清洗和表面处理工艺

GaAs晶圆作为常用的一类晶圆，在半导体功率芯片和光电子芯片都有广泛应用。而如何处理好该类晶圆的

发表于 10-30 10:46 •353次阅读

GaAs<b class='flag-5'>晶</b><b class='flag-5'>圆</b>的<b class='flag-5'>清洗</b>和表面处理工艺

晶圆键合技术的类型有哪些

晶圆键合技术是一种先进的半导体制造工艺，它通过将两块或多块晶圆在一定的工艺条件下紧密结合，形成一

发表于 10-21 16:51 •413次阅读

晶圆微凸点技术在先进封装中的应用

先进封装技术持续朝着连接密集化、堆叠多样化和功能系统化的方向发展，探索了扇出型封装、2.5D/3D、系统级封装等多种封装工艺。晶圆微凸点技术

发表于 10-16 11:41 •649次阅读

晶圆制造良率限制因素简述（1）

。累积良率等于这个单独电路的简单累积fab良率计算。请注意，即使有非常高的单个站点良率，随着

发表于 10-09 09:50 •497次阅读

浅谈影响晶圆分选良率的因素（2）

在晶圆制造良率部分讨论的工艺变化会影响晶圆分选良率。

发表于 10-09 09:45 •486次阅读

浅谈影响晶圆分选良率的因素（1）

制造后，晶圆被送到晶圆分选测试仪。在测试期间，每个芯片都会进行电气测试，以检查设备规范和功能。每个电路可能执行数百个单独的电气测试。虽然这些测试测量设备的电气性能，但它们间接测量制造工

发表于 10-09 09:43 •353次阅读

晶圆制造良率限制因素简述（2）

硅晶圆相对容易处理，并且良好的实践和自动设备已将晶圆断裂降至低水平。然而，砷化镓晶圆并不是那么坚

发表于 10-09 09:39 •476次阅读

芯德科技扬州晶圆级芯粒先进封装基地项目封顶

近日，芯德科技宣布其扬州晶圆级芯粒先进封装基地项目成功封顶，标志着这一现代化智能制造工厂的建设迈入了新阶段。该项目专注于2.5D/3D等尖端先进封装

发表于 08-14 14:47 •736次阅读

半导体工艺之生产力和工艺良率

晶圆实际被加工的时间可以以天为单位来衡量。但由于在工艺站点的排队以及由于工艺问题导致的临时减速，晶圆通常在制造区域停留数周。晶圆等待的时间越长，增加了污染的机会，这会降低

发表于 07-01 11:18 •934次阅读

总投资超30亿元，松山湖晶圆级先进封测制造项目用地摘牌

来源：松山湖产促会 5月30日，广东芯成汉奇半导体技术有限公司成功摘得松山湖生态园2024WT038地块，拟用于晶圆级先进封测制造项目，总投资约30.9亿元。项目备案信息显示，项目用

发表于 06-05 17:36 •1601次阅读

北方华创微电子：晶圆清洗设备及晶圆定位装置专利

该发明涉及一种晶圆清洗设备及晶圆定位装置、定位方法。其中，晶

发表于 05-28 09:58 •386次阅读

半导体先进封装技术

共读好书半导体产品在由二维向三维发展，从技术发展方向半导体产品出现了系统级封装（SiP）等新的封装方式，从技术实现方法出现了倒装（FlipChip），凸块（Bumping），晶

发表于 02-21 10:34 •881次阅读