IC设计必须关注的时钟抖动-德赢Vwin官网网

时钟抖动是相对于理想时钟沿实际时钟存在不随时间积累的、时而超前、时而滞后的偏移称为时钟抖动,简称抖动，可以用抖动频率和抖动幅度对时钟抖动进行定量描述。通常希望一个周期性波形(特别是时钟)跨过特定门限的时间非常精确，与该理想值的偏差称为抖动.

时钟的抖动可以分为随机抖动（random jitter，简称rj）和固有抖动（deterministic jitter），随机抖动的来源为热噪声、shot noise和flick noise，与电子器件和半导体器件的电子和空穴特性有关，比如ecl工艺的pll比ttl和cmos工艺的pll有更小的随机抖动；

固定抖动的来源为：开关电源噪声、串扰、电磁干扰等等，与电路的设计有关，可以通过优化设计来改善，比如选择合适的电源滤波方案、合理的pcb布局和布线。

在通信网络、无线传输、CPRI和SONET等高速系统中，时钟或振荡器波形的时序误差会限制一个数字I/O接口的最大速率。不仅如此，它还会导致通信链路的误码率增大，甚至限制A/D转换器的动态范围。

在数字系统中时钟边沿决定了每个基本单元的开始和结束时间。当抖动改变了时钟边沿从而导致时钟周期变化时，每个基本单元的有效工作时间也会发生变化，可能会导致信号的建立时间和保持时间不能满足要求，从而影响电路的正常工作。

当使用Serdes发送或者接收串行bit流时，时钟是用于对传输的数据进行编码，并将时钟信息嵌入到传输的数据中。接收器会从传输的比特流中分离出单独的时钟，用于对数据进行采样和捕捉。在该系统中累计抖动决定了bit到达与采样之间的时间差，因此它是最重要的。

在模数转换器（ADC）和数模转换器（DAC）中，对信号的采样可以转换为信号与时钟时域乘积。

时钟决定了信号采样时间，如果时钟抖动导致采样时间偏离了理想采样时间，会导致采样到的信号值相比于理想的信号值发生变化，从而恶化信噪比和动态范围，降低转换器的有效分辨率。

抖动可以通过许多方式测量（不同方式测量到的抖动被分别加以定义），以下是主要的抖动分类：周期抖动（Period Jitter）；相邻周期间的抖动（Cycle to Cycle Period Jitter）；长时间抖动（Long Term Jitter）；相位抖动（Phase Jitter）;单位时间间隔抖动（TIE，Time Interval Error）。

周期抖动是时钟信号的实际周期长度与理想周期长度之间的偏差，测量样本为数目不定（随机）的一组周期。如果给定一定数目的单个时钟周期，我们就可以通过测量每个周期的长度并计算平均的周期长度，以及这些时钟周期的标准差和峰峰值。

相邻周期抖动，根据 JEDEC 标准 65B，是通过一定数量的相邻周期随机样本的计算得出相邻周期的时间变化。JEDEC 标准进一步规定：每个样本的大小应大于或等于 1,000。相邻周期抖动一般体现为以ps为单位的峰值，用于定义任意两个连续时钟上升沿之间的最大偏差。

此类型的抖动规范常用于体现扩频时钟的稳定性，因为周期抖动对频率扩展特性更加敏感，而相邻周期抖动则不然。时间间隔误差 (TIE) 是指实际信号的事件边沿时间点相对于理想信号的事件边沿时间点的时间偏差。实际上，TIE 是相位噪声频谱在时域离散信号序列的表达，以秒或 ps 为单位。理想信号通常是信号处理软件利用对实际信号周期的平均估算而得到的参考信号。