1 FPGA物理约束之布线约束-德赢Vwin官网 网
0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
会员中心
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

FPGA物理约束之布线约束

FPGA快乐学习 来源:FPGA快乐学习 2023-12-16 14:04 次阅读

9f99bbc4-9bd3-11ee-8b88-92fbcf53809c.jpg

IS_ROUTE_FIXED命令用于指定网络的所有布线进行固定约束。进入Implemented页面后,Netlist窗口如图1所示,其中Nets文件展开后可以看到工程中所有的布线网络。

9fb07882-9bd3-11ee-8b88-92fbcf53809c.jpg

图1Netlist窗口

如图2所示,选中网络app_wdf_wren,右键菜单中单击FixRouting选项。

9fc78432-9bd3-11ee-8b88-92fbcf53809c.jpg

图2 FixRouting菜单

如图3所示,弹出的窗口中,罗列了网络app_wdf_wren驱动的所有连线,默认情况下,直接点击OK将会固定约束网络app_wdf_wren的所有连线。

9fdb0994-9bd3-11ee-8b88-92fbcf53809c.jpg

图3 FixRouting窗口

如图4所示,在网络app_wdf_wren右键菜单中单击NetProperties选项,将会显示其属性页面。

9febcb44-9bd3-11ee-8b88-92fbcf53809c.jpg

图4 NetProperties菜单

如图5所示,在网络app_wdf_wren的NetProperties->Properties页面中,可以看到IS_FOUTE_FIXED被勾选了。在对网络app_wdf_wren进行Fix Routing单击之前,这个选择默认是不勾选的。

9ffae41c-9bd3-11ee-8b88-92fbcf53809c.jpg

图5 NetProperties页面

此时的Tcl Console也会因为进行了FixRouting单击后,产生了如下的几行约束脚本。约束脚本中使用了is_route_fixed约束命令。

startgroup

set_property is_route_fixed 0 [get_nets {app_wdf_wren }]

set_property is_bel_fixed 0 [get_cells {u2_mig_7series_0/u_mig_7series_0_mig/u_memc_ui_top_std/u_ui_top/ui_wr_data0/app_wdf_end_r1_i_1 u2_mig_7series_0/u_mig_7series_0_mig/u_memc_ui_top_std/u_ui_top/ui_wr_data0/app_wdf_wren_r1_i_1 u5_ddr3_cache/app_wdf_wren_reg }]

set_property is_loc_fixed 1 [get_cells {u2_mig_7series_0/u_mig_7series_0_mig/u_memc_ui_top_std/u_ui_top/ui_wr_data0/app_wdf_end_r1_i_1 u2_mig_7series_0/u_mig_7series_0_mig/u_memc_ui_top_std/u_ui_top/ui_wr_data0/app_wdf_wren_r1_i_1 u5_ddr3_cache/app_wdf_wren_reg }]

endgroup

对约束进行保存后,如图6所示,在xdc文件中生成了对网络app_wdf_wren所有连接的固定布线约束。

a00822bc-9bd3-11ee-8b88-92fbcf53809c.jpg

图6 约束后的xdc脚本

审核编辑:汤梓红

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表德赢Vwin官网 网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • FPGA
    +关注

    关注

    1629

    文章

    21729

    浏览量

    602955
  • 布线
    +关注

    关注

    9

    文章

    771

    浏览量

    84320
  • 文件
    +关注

    关注

    1

    文章

    565

    浏览量

    24725
  • 约束
    +关注

    关注

    0

    文章

    82

    浏览量

    12728

原文标题:物理约束实践:布线约束 IS_ROUTE_FIXED

文章出处:【微信号:FPGA快乐学习,微信公众号:FPGA快乐学习】欢迎添加关注!文章转载请注明出处。

收藏 人收藏

    评论

    相关推荐

    Xilinx FPGA管脚物理约束介绍

    引言:本文我们简单介绍下Xilinx FPGA管脚物理约束,包括位置(管脚)约束和电气约束
    发表于 07-25 10:13 4953次阅读

    FPGA时序约束衍生时钟约束和时钟分组约束

    FPGA设计中,时序约束对于电路性能和可靠性非常重要。在上一篇的文章中,已经详细介绍了FPGA时序约束的主时钟约束
    发表于 06-12 17:29 2708次阅读

    FPGA时序约束建立时间和保持时间

    FPGA中时序约束是设计的关键点之一,准确的时钟约束有利于代码功能的完整呈现。进行时序约束,让软件布局布线后的电路能够满足使用的要求。
    发表于 08-14 17:49 1433次阅读
    <b class='flag-5'>FPGA</b>时序<b class='flag-5'>约束</b><b class='flag-5'>之</b>建立时间和保持时间

    FPGA物理约束布局约束

    在进行布局约束前,通常会对现有设计进行设计实现(Implementation)编译。在完成第一次设计实现编译后,工程设计通常会不断更新迭代,此时对于设计中一些固定不变的逻辑,设计者希望它们的编译结果
    的头像 发表于 01-02 14:13 1498次阅读
    <b class='flag-5'>FPGA</b><b class='flag-5'>物理</b><b class='flag-5'>约束</b><b class='flag-5'>之</b>布局<b class='flag-5'>约束</b>

    物理约束布局约束

    [get_cellsswitch_v2_i/srio_clk_inst/srio_mmcm_inst]2. 块布局约束通过增加非关键块的逻辑密度来节省布局布线资源、提高性能。通过更好的放置来减少所选逻辑的路由延迟
    发表于 09-26 15:32

    【MiniStar FPGA开发板】配套视频教程——Gowin进行物理和时序约束

    本视频是MiniStar FPGA开发板的配套视频课程,主要通过工程实例介绍Gowin的物理约束和时序约束,课程内容包括gowin的管脚约束
    发表于 05-06 15:40

    FPGA约束设计和时序分析

    FPGA/CPLD的综合、实现过程中指导逻辑的映射和布局布线。下面主要总结一下Xilinx FPGA时序约束设计和分析。
    发表于 09-21 07:45

    Adam Taylor玩转MicroZed系列74:物理约束

    研究了相关的时序约束后,在设计中我们也不能忽视所能运用到的物理约束。一个工程师最常用的物理约束是I/O管脚的放置和与每个I/O脚相关的参数定
    发表于 02-08 02:20 289次阅读
    Adam Taylor玩转MicroZed系列74:<b class='flag-5'>物理</b><b class='flag-5'>约束</b>

    FPGA开发之时序约束(周期约束

    时序约束可以使得布线的成功率的提高,减少ISE布局布线时间。这时候用到的全局约束就有周期约束和偏移约束
    发表于 02-09 02:56 715次阅读

    FPGA设计约束技巧XDC约束I/O篇(下)

    XDC中的I/O约束虽然形式简单,但整体思路和约束方法却与UCF大相径庭。加之FPGA的应用特性决定了其在接口上有多种构建和实现方式,所以从UCF到XDC的转换过程中,最具挑战的可以说便是本文将要
    发表于 11-17 19:01 7393次阅读
    <b class='flag-5'>FPGA</b>设计<b class='flag-5'>约束</b>技巧<b class='flag-5'>之</b>XDC<b class='flag-5'>约束</b><b class='flag-5'>之</b>I/O篇(下)

    XDC约束物理约束的介绍

    观看视频,了解和学习有关XDC约束,包括时序,以及物理约束相关知识。
    的头像 发表于 01-07 07:10 6199次阅读
    XDC<b class='flag-5'>约束</b>及<b class='flag-5'>物理</b><b class='flag-5'>约束</b>的介绍

    简述Xilinx FPGA管脚物理约束解析

    引言:本文我们简单介绍下Xilinx FPGA管脚物理约束,包括位置(管脚)约束和电气约束
    的头像 发表于 04-27 10:36 4482次阅读
    简述Xilinx <b class='flag-5'>FPGA</b>管脚<b class='flag-5'>物理</b><b class='flag-5'>约束</b>解析

    DDR4布线allegro约束规则设置综述

    DDR4布线allegro约束规则设置综述
    发表于 09-08 10:34 0次下载

    FPGA时序约束的概念和基本策略

    约束条件可以使综合布线工具调整映射和布局布线过程,使设计达到时序要求。例如用OFFSET_IN_BEFORE约束可以告诉综合布线工具输入信号
    的头像 发表于 09-30 15:17 5082次阅读

    Xilinx FPGA约束设置基础

    LOC约束FPGA设计中最基本的布局约束和综合约束,能够定义基本设计单元在FPGA芯片中的位置,可实现绝对定位、范围定位以及区域定位。
    发表于 04-26 17:05 1185次阅读
    Xilinx <b class='flag-5'>FPGA</b>的<b class='flag-5'>约束</b>设置基础