编辑视点：TSV的面临的几个问题，只是一场噩梦？
你最近有看到关于过孔硅（TSV）的新闻吗？
·1月31日，CEA-LETI推出一款重要的新平台“Open 3D”，为业界和学术界的合作伙伴们，提供了可用于先进半导体产品和研究专案的成熟3D封装技术。
·3月7日，半导体设备供应商应用材料公司（Applied Materials）与新加坡科技研究局旗下的微电子研究中心（IME）合作设立的先进封装研究中心正式开幕。
·3月26日，EDA供应商新思科技（Synopsys）公司集结旗下产品，推出“3D-IC initiative”，为半导体设计人员提供了在3D封装中采用堆叠芯片系统设计的解决方案。
令我惊讶的是，历经这么多年的发展和努力，我们仍未达到可完整量产的阶段，相反地，我们还处在基础研发时期，而EDA公司也仍在起步。
业界许多都认为，IBM的Merlin Smith 和Emanuel Stern 是以其“Methods of Making Thru-Connections in Semiconductor Wafers”专利为基础而发明TSV技术，该专利于1964年12月28日提出，1967年12月26日获得核准，专利证号No. 3，343，256。
TSV的故事
取材自Ignatowski的资料，这是Ignatowski在IBM公布TSV技术不久后所制作的。
在这一点上，很明显可看到，IBM仍有许多技术问题待解决。图3是IBM的资料，主要探讨将TSV技术用于大规模生产时将面临的问题。
多年来，业界不断研究可实现量产的技术，但都没有真的成功。许多专业文献都展示了TSV将超越摩尔定律，改写未来芯片微缩脚步的美好发展蓝图。
德州仪器（TI）的先进封装技术发展蓝图，许多半导体公司都有类似的封装/TSV技术发展目标。
TSV的面临的几个问题
以下是半导体产业试着实现TSV技术时会面临到的几个主要问题：
制程问题：
1. 由于过孔的尺寸与业界目前使用的“正常”尺寸非常不同，因此蚀刻和填充非常耗时。此处的尺寸不同，指的是几微米到几十微米的深度和直径与纳米级尺寸的差异，再加上》5的深宽比。
2. 首先是过孔，而后才是考虑该往哪个方向。每一个步骤，都会以不同的方式影响整个工艺。
3. 如何整合来自不同IDM和/或代工厂的逻辑单元；以及来自不同存储器供应商的存储器芯片？
4. 晶圆薄化。如何去处理已经经过完全处理、厚20~80微米的晶圆，其中还包含键合（bonding）和剥离（de-bonding）等过程。目前市场盛传应用材料和TEL公司都正在开发这种工具。
5. 晶圆到晶圆（W2W）或晶粒到晶圆（D2W）接合：每一种都是一个处理难题。
6. 最终的晶圆切割（singulation）
7. TSV专用的基板（载具）
设计和EDA工具问题：
1. 目前的设计规则与TSV并不相容。
2. 在必须整合来自各个不同来源的产品时，谁将负责“系统”设计？
3. EDA仍然落后。
4. 热vwin
和热移除问题。
后段制程问题：
1. 代工厂/ IDM vs. OSAT，如何得知彼此负责的部份及进度？谁又该负责良率？
2. 最终测试。
3. 可靠性。
4. 主代工厂缺乏存储器专有技术知识，以及，如何整逻辑单元上整合存储器？
成本问题：
1. 目前，采用TSV技术的相关成本要比其他解决方案更高。而这是阻碍TSV发展和实际应用的主因之一。
2. 此外，采用TSV技术所需投注的资本支出问题也必须解决。图5是日月光（ASE）所展示的标准TSV制程所需要的不同设备。
不过，许多人都忽略了目前我们已经有能解决这些问题的临时性解决方案。这些方案可能不是最好的，但它们确实有用。事实上，目前已经有许多封装技术都透过打线接合以及封装堆叠等技术来实现3D芯片构装（chip on chip）了。
来自业界的意见
以下是一些业界专家过去几个月所提出意见。
***──台积电（TSMC）
在去年12月的半导体整合3D架构暨封装研讨会（3D Architectures for Semiconductor Integration and Packaging Conference）中，台积电（TSMC）的Doug Yu便在主题演讲中指出，台积电打算提供包含芯片设计、制造、堆叠及封装在内的完整2.5D和3D服务。Yu是台积电整合互连暨封装研发总监，他描述了可将3D整合技术导入商用化的最佳途径所需要的关键技术，这意味着台积电将会提供完整的3D IC解决方案。
“TSV比以往任何一种技术都更复杂，更具挑战性，”Yu指出。“这是一场全新的竞赛，但获胜门槛却非常高。”他指出，传统的合作模式很难适用于下一代芯片设计。而所有的整合工作也必须简化，以减少处理程序和传统上对后段制程部份的投资（换句话说，就是指中段到后段的工具和制程）。总而言之，Yu认为必须具备全方位的专业知识、良好的制造能力与客户关系，而且要避免与客户竞争。
韩国──Hynix
Hynix封装部副总裁Nick Kim声称，对Hynix而言，已经没有是否要生产3D元件的问题了，现在的问题只在何时以及如何开始生产。
Kim提供了详细的成本明细，说明为何3D TSV堆叠要比打线键合堆叠制造贵上许多（约1.3倍以上）。整体而言，由于以下所列出的因素可能增加额外费用，因此TSV大约会增加25%的制造成本：
1. 设计成本：晶粒的净面积会由于TSV阵列而减少；
2. 晶圆厂成本：来自于形成TSV过孔必须增加的制程步骤，以及针对TSV设备的资本支出。
3. 封装成本：针对后段制程设备，如临时接合及分离的凸块（Bumping）、堆叠、低良率以及资本支出等。
4. 测试成本：由于必须在最后对每一层进行测试，因此会增加探测和最终封装测试时间。
5. 根据Hynix的3D发展计划，预计2013年以后才能启动TSV量产。
6. 针对移动应用在逻辑上堆叠DRAM的产品预计2012年小量生产，2013~2014年进入量产。
7. 针对图形应用，采用2.5D技术在硅中介层上放置DRAM的产品今年预估可小量生产，2014年初可望量产。
8. 针对高性能运算，该公司今年也正在研发可叠加在基板上的3D DRAM，预计2013年初小量生产，2014年底前量产。
在供应链管理方面，Kim认为Hynix的做法将对这个产业中开放的生态系统有利。在目前的生态系统中，代工厂和IDM会先准备好采用TSV的逻辑和存储器元件，然后再送到委外组装测试/封测代工（OSAT）进行封装。
整体而言，要在制造厂中采用TSV技术看来就像是一场噩梦。即使不断地最佳化每一个制程步骤，但对晶圆厂和OSAT而言，要如何完美地协调所有运送及合作流程，仍然是一件苦差事。
而MonolithicIC已经提出了一些相应做法，尝试解决上述问题。MonolithicIC公司目前提出的做法有几项特色：
1. 在堆叠芯片中的过孔数量几乎没有限制。
2. 不深的TSV过孔──是纳米级而非微米级。
3. 所有制造程序都在IDM或代工厂内完成，这种做法可以更好地掌控良率和生产细节，而且不会有太多不同意见的干扰。
如果您对TSV有任何想法，都欢迎加入讨论。
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