组合逻辑电路中的竞争冒险

　　前面分析组合逻辑电路时，都没有考虑门电路的延迟时间对电路产生的影响。实际上，从信号输入到稳定输出需要一定的时间。由于从输入到输出的过程中，不同通路上门的级数不同，或者门电路平均延迟时间的差异，使信号从输人经不同通路传输到输出级的时间不同
。由于这个原因，可能会使逻辑电路产生错误输出。通常把这种现象称为竞争冒险。

一、产生竞争冒险的原因

　　首先来分析下图所示电路的工作情况，可以建立竞争冒险的概念
。

　　在图中，与门G₂的输入是Ａ和两个互补信号。由于G₁的延迟，的下降沿要滞后于Ａ的上升沿，因此在很短的时间间隔内，G₂的两个输入端都会出现高电平，致使它的输出出现一个高电平窄脉冲（它是按逻辑设计要求不应出现的干扰脉冲），见图中的波形部分所示。与门G₂的２个输入信号分别由G₁和Ａ端两个路径在不同的时刻到达的现象，通常称为竞争，由此而产生输出干扰脉冲的现象称为冒险。
　　下面进一步分析组合逻辑电路产生竞争冒险的原因。

　　设有一个逻辑电路如上图所示，其工作波形如下图所示。它的输出逻辑表达式为。由此式可知,当Ａ和Ｂ都为1时，L＝1，与C的状态无关。但是，由波形图可以看出，在Ｃ由１变０时，Ｃ由０变１有一延迟时间，在这个时间间隔内,G₂和G₃的输出ＡＣ和同时为０，而使输出出现一负跳变的窄脉冲，即冒险现象。这是产生竞争冒险的原因之一，其他原因这里不作详述。

　　由以上分析可知，当电路中存在由反相器产生的互补信号，且在互补信号的状态发生变化时可能出现冒险现象

二、消去竞争冒险的方法

　　针对上述原因，可以采取以下措施消去竞争冒险现象。

1.发现并消掉互补变量

　　例如，函数式，在Ｂ＝Ｃ＝０时，
。若直接根据这个逻辑表达式组成逻辑电路，则可能出现竞争冒险。可以将该式变换为，这里已将消掉。根据这个表达式组成逻辑电路就不会出现竞争冒险。

2.增加乘积项

　　对于下图中所示的逻辑电路(a)，可以根据逻辑代数中的常用恒等式，在其输出逻辑表达式中增加乘积项AB。这时，
，对应的逻辑电路如图(b)所示。由前面的分析可知，出现负跳变窄脉冲处，正是Ａ和Ｂ均为１时。显然，对于图(b)所示电路，当Ａ＝Ｂ＝１时，G₅输出为１，G₄输出亦为１，这就消除了C跳变时对输出状态的影响，从而消去了竞争冒险。

(a)

(b)

3. 输出端并联电容器

　　如果逻辑电路在较慢速度下工作，为了消去竞争冒险，可以在输出端并联——电容器，其容量为4～20pF之间,比如可以在右图的电路的输出端并联一个电容Ｃ，如下图所示。由于或门G₄存在——输出电阻R0，致使输出波形上升沿和下降沿的变化变得比较缓慢。因此对于很窄的负跳变脉冲起到平滑的作用，如下图中的波形所示。显然，这时在输出端不会出现逻辑错误。