前面几篇FPGA时序约束进阶篇，介绍了常用主时钟约束、衍生时钟约束、时钟分组约束的设置，接下来介绍一下常用的另外两个时序约束语法“伪路径”和“多周期路径”。
2023-06-12 17:33:53
868 138译码器的设置目的是为了实现IO复用，单片机上IO资源紧张，挂载的外设较多，为了解决这一矛盾，引入了138译码器单个138译码器能够利用3个IO实现8路选择（在逻辑上相当于扩展了5个IO），比赛
2022-01-12 07:25:11
看完74hl138译码器的技术文档，就编了这个。很好用的芯片。{:soso_e130:}
2012-08-19 00:54:06
3 -8译码器 不知怎么仿真波形弄不出来，主要是输出引脚的波形有问题，希望大家能给以指导，感谢大家！！！
2014-06-12 21:41:50
74LS138译码器是什么？74LS138译码器的扩展方法是什么？
2022-01-19 07:14:36
）实验内容:Ⅰ.用VHDL中的CASE语句设计一个显示十六进制数的7段数码显示译码器，输入是从“0000”～“1111”16个4位二进制数，数码显示的是从‘0’～‘F’16个字符。在QuartusII
2009-10-11 09:22:08
第一次发帖，自己仿真的一个译码器，谢谢大家！
2016-03-22 13:34:35
译码器及其应用实验
2017-03-21 13:36:44
转换成对应的输出信号， 具有译码功能的逻辑电路称为译码器。——《电子技术基础 数字部分》华中科技大学洋羽的解释：我们把译码器看做一个转换器，他的任务就是把一个我们不想要的的信号格式转换成另外一种我们想要的信号格式（两种信号表示的信息是一样的，变得只有格式），从“译”字下手，就是将难得化成简单的（此处
2021-12-07 09:37:27
这是译码器的一些资料。
2014-07-13 11:59:08
viterbi encoder，维特比译码，是卷积编码常用的配套译码器。 Anlogic viterbi decoder 实现了标准的维特比译码，其特性如下：
1. IP 支持 Anlogic
2023-08-09 06:51:05
。TTL、CMOS又没有现成译码器可用。故而用二极管搭建此特殊译码器，简单、可靠低成本与现有系统亲和度高。我的高一级的产品显示部分用的是人机界面。
2016-11-17 09:40:39
,OFF,ON1D7点亮 ONON,ON,OFF1D8点亮 ONON,ON,ON1D9点亮注：X表示ON或OFF，即任意状态。 2 板级调试下载sp6.bit文件到FPGA中，可以如图视频一样操作拨码开关，实现3-8译码器的功能。 `
2015-11-02 13:17:03
芯片，这种数字芯片由简单的输入逻辑来控制输出逻辑，比如 74HC138这个三八译码器，图 3-15 是 74HC138 在我们原理图上的一个应用。从这个名字来分析，三八译码器，就是把 3 种输入状态...
2021-07-19 09:08:52
什么是3-8译码器，急啊，速求
2013-03-26 16:52:38
BCJR 算法做了一定修正，对 α 和β 作归一化。对约束长度为N 的卷积码，每一分量，使似然加法完全变成求最大值运算，则得到MAX-LOG-MAP 算法。它大大降低了存储量和计算复杂度，而译码性能仅恶化
2008-05-30 16:24:49
Viterbi 译码算法可以简单概括为“相加－比较－保留”，译码器运行是前向的、无反馈的，实现过程并不复杂。我们来分析Viterbi 算法的复杂度： (n, k, N) 卷积码的状态数为 条幸存
2008-05-30 16:11:37
将译码器的使能端看做输入端、译码器的输入端看做地址端，则全译码器可作什么使用
2015-05-18 11:41:06
由于卷积码优良的性能，被广泛应用于深空通信、卫星通信和2G、3G移动通信中。卷积码有三种译码方法：门限译码、概率译码和Viterbi算法，其中Viterbi算法是一种基于网格图的最大似然译码算法，是卷积码的最佳译码方式，具有效率高、速度快等优点。
2019-11-01 08:05:38
译码器有哪些功能？Viterbi译码器是由哪几部分组成的？
2021-05-07 07:28:33
的？还有这篇文章是2010年发表的了，如今汉明码译码器的FPGA实现是否有更好的实现方法呢？有大神可以给我提供一个思路吗？or2万分感谢
2020-02-26 23:29:41
【摘要】：Viterbi译码器在通信系统中应用非常普遍,针对采用DSP只能进行相对较低速率的Vit-erbi译码的问题,人们开始采用FPGA实现高速率Viterbi译码。本文首先简单描述了
2010-04-26 16:08:39
在DIY的时候，有多元的选择是最好的。不同品种，不同的厂家，可必免断供，不同的型号可避免涨价打消制作的想法。在CPU或MCU中译码器器至关重要，多位译码器可使用74138多片联级，4位译码器可选
2022-10-02 16:40:44
显示译码器是什么？如何准确设计出符合功能要求的显示译码器？
2021-06-01 06:58:12
增加一些监督码元，这些监督码与信码之间有一定的关系，接收端可以利用这种关系由信道译码器来发现或纠正错误的码元。
2019-08-15 06:12:00
集成电路编码器和译码器的工作原理即逻辑功能是什么？如何利用逻辑门去实现一种集成电路编码器呢？如何利用译码器进行组合逻辑电路的设计呢？
2021-11-03 06:55:24
一种在FPGA中实现的基于软判决的Viterbi译码算法，并以一个(2，1，2)、回溯深度为10的软判决Viterbi译码算法为例验证该算法，在Xilinx的XC3S500E芯片上实现了该译码器，最后对其性能做了分析。 关键词： OFDM；Viterbi译码；软判决；FPGA
2009-09-19 09:41:24
应用于LTE_OFDM系统的Viterbi译码在FPGA中的实现在 系 统 中 为 了 获 得 正 确 无 误 的 数 据 传 输 要 采 用 差 错 控 制 编 码 技 术 中 采 用和 加 速
2012-08-11 15:27:24
本文通过对长BCH码优化方法的研究与讨论，针对标准中二进制BCH码的特性，设计了实现该译码器的FPGA硬件结构。
2021-06-15 09:23:27
BCH码是目前最为常用的纠错码之一，我国的数字电视广播地面传输标准DTMB也使用了缩短的BCH码作为前向纠错编码的外码。针对该BCH码的特点，采用BM译码算法，设计了一种实时译码器。与其它设计方案
2021-05-25 07:04:32
本文研究了RS码的实现方法，并基于Xilinx的FPGA芯片Spartan-6 XC6SLX45完成了RS编译码器的设计，同时对其进行了仿真和在线调试，并给出了功能仿真图和测试结果。时序仿真结果表明，该编译码器能实现预期功能。
2021-06-21 06:23:53
基于FPGA的Turbo码编译码器各模块实现的 VHDL或verilog HDL程序。急求啊谢谢大神啦！！
2015-06-08 22:45:24
截短Reed-Solomon码译码器的FPGA实现提出了一种改进的BM算法，并在此基础上提出了一种大量采用并行结构的截短RS码译码器的实现方式。验证表明，该算法能显著提高基于FPGA的RS译码器
2009-09-19 09:39:43
截短Reed_Solomon码译码器的FPGA实现提 出 了 一 种 改 进 的 算 法 并 在 此 基 础 上 提 出 了 一 种 大 量 采 用 并 行 结 构 的 截 短 码译 码 器 的 实
2012-08-11 15:50:06
求multisim数码显示译码器仿真！！！！译码器是CC4511。。。。。我的调不太通，希望看看大神做的成品，参考一下！！！！，很急！
2015-12-21 21:13:26
1、在FPGA中使用行为描述语句实现3-8译码器设计思路译码器电路有n个输入和2n个输出，每个输出都对应着一个可能的二进制输入。本实验设计实现一个3-8译码器，表3.1给出了该译码器的真值表。从
2022-07-01 15:26:26
如题，求指点如何使用ise14.7中的viterbi译码器ip，只能仿真，怎么下载呢？license怎么破解？
2017-05-04 13:19:14
Turbo码编码器的FPGA实现Turbo码译码器的FPGA实现Turbo码编译码器的性能有哪些？
2021-05-07 06:06:23
设计一个虚拟3-8译码器，实现138译码器的功能
2012-05-15 15:16:39
设计一个虚拟3-8译码器，实现138译码器的功能！急急急{:soso_e183:}
2012-05-15 15:12:44
Reed_Solomon码译码器的FPGA实现快速浮_定点PID控制器FPGA的研究与实现一种密钥可配置的DES加密算法的FPGA实现应用于LTE_OFDM系统的Viterbi译码在FPGA中的实现[hide][/hide]
2012-02-02 17:26:14
本文基于Altera的FPGA（StatixⅡ-EP2S30F484C3）架构，实现了码率为1/2，帧长为1008bits的规则（3,6）LDPC码译码器。所采用的最小-和算法相对于传统的和-积算法在不损失译码性能的前提下，
2009-06-06 14:12:20
31 基于对传统Viterbi 译码器的分析和对改进的Viterbi 算法理论的修正，提出了一种新的Viterbi 译码器的实现方法。通过对路径度量值的深入分析和对回溯信息的重新编码，在不增加硬
2009-08-13 10:43:1923 给出了由（2，1，N）系列卷积码Viterbi 译码中路径度量存储器及其接口的使用FPGA实现时的设计方法，译码器采用四个ACS 并行运算的方式，状态度量的更新采用乒乓模式，阐述了存
2009-09-08 14:49:059 3G测试系统中的Viterbi译码及其DSP实现及优化
摘要 介绍了一种用于测试TD-SCDMA手机终端测试平台中的关键技术——Viterbi译码。研究用约束度K=9的卷积编码和最大似然Viterbi译
2009-11-13 18:51:2518 本文利用可编程逻辑的灵活性和Nios 的强大处理能力,将多种编译码模块和微处理器模块集成到一片FPGA 内部,方便地实现了通用编译码器的设计。由于采用了VHDL 语言,使系统具有可移
2009-11-30 14:27:5622 本文探讨了无线通信中广泛涉及的差错控制问题，介绍了卷积码的编译码原理。提出了一种卷积码编码，及其高速Viterbi 译码的实现方案，对译码的各个组成部分作了分析，并在FP
2010-01-06 15:06:5912 本文探讨了无线通信中广泛涉及的差错控制问题,介绍了卷积码的编译码原理。提出了一种卷积码编码,及其高速Viterbi译码的实现方案,对译码的各个组成部分作了分析,并在FPGA中实现
2010-07-21 17:20:0422 译码器
译码是编码的逆过程，即将某个二进制翻译成电路的某种状态。实现译码操作的电路称为译码器。
2008-09-27 12:59:0612538 
数码译码器的应用:译码器课件ppt
2008-12-17 14:31:201056 
Viterbi译码原理
Viterbi译码算法（简称VA算法）是由Viterbi在1967年首先提出的，它是一种针对卷积码的最大似然译码算法。他不是在网格
2009-11-13 18:50:347391 
译码器,译码器是什么意思
译码器是组合逻辑电路的一个重要的器件，其可以分为：变量译码和显示译码两类。 变量译码一
2010-03-08 16:32:185304 卷积码/Viterbi译码,卷积码/Viterbi译码是什么意思
卷积码在一个二进制分组码（n,k）当中，包含k个信息位，码组长度为n，每个码组的（
2010-03-18 14:09:212219 Turbo码虽然具有优异的译码性能，但是由于其译码复杂度高，译码延时大等问题，严重制约了Turbo码在高速通信系统中的应用。因此，如何设计一个简单有效的译码器是目前Turb
2010-11-25 10:10:261772 
摘要：对于维特比译码器设计与实现时速度的制约问题，通过优化加、比、选各单元模块结构，采用模归一化路 径度量值和全并行的ACS 结构，简化了ACS 硬件实现的复杂度并极大地提高了运算速度，为了提高数据吞吐率，幸 存路径存储与回溯单元使用4 块SRAM 优化数
2011-03-16 16:04:040 本文描述了一种可用于CDMA 2000 通信系统的通用高速维特比译码器基于FPGA的设计与实现。该维特比译码器具有通用性和高速性, 它支持可变码率、可变帧长的译码。同时它采用四个ACS 并
2011-05-14 15:18:1433 Viterbi译码是一种应用广泛的最大似然估计算法； 而功耗是通信系统设计中的一个重要制约因素，介绍了3种Viterbi译码的低功耗设计方法。对这3种设计方法的原理和实际使用效果作了详
2011-05-16 15:54:110 该文介绍了两种Viterbi 译码器回溯译码算法，通过对这两种算法硬件实现结构上的优化，给出了这两种算法的FPGA 实现方法，比较了两种实现方法的优缺点。最后将其应用在实际的Viter
2011-05-28 15:18:4833 本文设计实现了一种支持WIMAX标准的码长、码率可配置LDPC码译码器，通过设计一种基于串行工作模式的运算单元，实现了对该标准中所有码率的支持
2011-06-08 09:52:171766 
文中提出的卷积码译码Matlab仿真方案,旨在用Viterbi译码实现对卷积码译码的功能。仿真结果表明,维特比是一种良好的译码方式。
2012-03-22 17:21:1157 本文介绍了 RS[ 255, 223 ]编译码器的 FPGA设计和基于线形反馈移位寄存器的编码器设计 , 以及由伴随式计算、关键方程求解、钱氏搜索、Forney算法等功能模块组成的译码器。为了实现简单
2012-05-22 10:43:4045 介绍了符合CCSDS标准的RS（255，223）码译码器的硬件实现结构。译码器采用8位并行时域译码算法，主要包括了修正后的无逆BM迭代译码算法，钱搜索算法和Forney算法。采用了三级流水线结构实现
2013-01-25 16:43:4668 动态显示-译码器片选实现【汇编版】动态显示-译码器片选实现【汇编版】动态显示-译码器片选实现【汇编版】
2015-12-29 15:51:290 动态显示-译码器片选实现【Ｃ语言】动态显示-译码器片选实现【Ｃ语言】动态显示-译码器片选实现【Ｃ语言】动态显示-译码器片选实现【Ｃ语言】
2015-12-29 15:51:360 截短Reed_Solomon码译码器的FPGA实现
2016-05-11 11:30:1911 应用于LTE_OFDM系统的Viterbi译码在FPGA中的实现
2016-05-11 11:30:1911 RS（ReedSolomon）编码是一种具有较强纠错能力的多进制BCH编码，其既可纠正随机错误，又可纠正突发错误。RS编译码器广泛应用于通信和存储系统，为解决高速存储器中数据可靠性的问题，文中
2017-10-17 11:21:3246 针对无线通信系统中对于高频率、高吞吐量的要求，提出了一种基于ASIC的高速Viterbi译码器实现方案。该译码器在约束度小于等于9的情况下，采用全并行结构的加比选模块。性能分析结果表明，在SMIC
2017-11-11 17:56:156 量化位数。然后基于该算法和这3个参数设计了一种全新的、高速部分并行的DSC译码器。该译码器最大限度地实现了译码效率、译码复杂度、FPGA资源利用率之间的平衡，并在Xilinx XC7VX485T芯片上实现了该译码器，其吞吐率可达197 Mb/s。
2017-11-16 12:59:012766 
该文通过对低密度校验(LDPC)码的编译码过程进行分析，提出了一种基于FPGA 的LDPC 码编译码器联合设计方法，该方法使编码器和译码器共用同一校验计算电路和复用相同的RAM 存储块，有效减少
2017-11-22 07:34:013928 
随着现代无线通信系统日益复杂化的发展，无线基带通信系统中各模块的实际性能、延时、功耗等参数成为基带设计的重要考虑因素。Viterbi译码器广泛应用于无线局域网和移动通信系统，并且作为基带系统的重要
2019-10-06 11:09:00386 
通过正确配置译码器的使能输入端，可以将译码器的位数进行扩展。例如，实验室现在只有3线- 8线译码器（如74138），要求我{ ］实现一个4线-16线的译码器。该如何设计呢？图1是其中的一种解决方案
2017-11-23 08:44:5333058 
新一代移动通信系统目前主要采用多载波传输技术, 基带传输速率较3G 有很大提高, 一般要求业务速率能达到30 Mb/ s 以上。约束长度卷积码以及Viterbi译码器由于其性能和实现的优点
2019-10-06 10:16:002031 
本文首先介绍了译码器的定义与译码器的分类，其次介绍了译码器的作用和译码器的工作原理，最后介绍了译码器的逻辑功能。
2018-02-08 14:04:06107559 
本文主要介绍了译码器的分类和应用。译码器指的是具有译码功能的逻辑电路，译码是编码的逆过程，它能将二进制代码翻译成代表某一特定含义的信号（即电路的某种状态），以表示其原来的含义。译码器可以分为：变量
2018-04-04 11:51:1237755 
可编程逻辑技术的不断发展，其高密度、低功耗、使用灵活、设计快速、成本低廉、现场可编程和反复可编程等特性，使FPGA逐步成为Viterbi译码器设计的最佳方法。项目目的是用FPGA实现一个Viterbi译码器。
2019-04-24 08:29:002635 
由网格图的输入支路特点分析可知，产生任意一个状态节点Si的输入条件mi是确定的，即mi=‘1’，i为偶数；mi=‘0’，i为奇数。输入条件mi表示译码器最终需要输出的比特信息。此外，译码器所要找的留选路径是不同状态的组合。
2018-10-02 01:07:165145 记(n0，k0，m)为卷积码编码器，该编码器共有2k0×m个状态，Viterbi译码器必须具备同样的2k0×m个状态发生器，且每个状态必须有一个存储路径度量值的存储器和一个存储幸存路径信息的存储器，所以Viterbi译码器的复杂度呈2k0×m指数增长。
2020-07-15 20:53:511431 
，提出一种在FPGA设计中，采用全并行结构、判决信息比特与路径信息向量同步存储以及路径度量最小量化的译码器优化实现方案。测试和试验结果表明，该方案与传统的译码算法相比，具有更高的速度、更低的时延和更简单的结构。
2020-08-11 17:41:23746 
针对一类规则（r，c）-LDPC（low-density parity check）码，提出了一种基于Turbo译码算法的高吞吐量存储器效率译码器。与传统的和积译码算法相比，Turbo译码算法对多个
2021-02-03 14:46:009 结构化LDPC码可进行相应扩展通过对编译码算法，优化编译码结构进行调整，降低了编译码嚣硬件实现中的关键路径迟延，并采用Xilinx公司的Virtex一4 VLX80 FPGA芯片实现了一个码长10 240，码率1／2的非正则结构化LDPC码编码器和译码器。实现结果表明：该编码器信息吞吐量为1．878 Gb／
2021-03-26 15:58:0012 给出了跳频系统中 Turbo码译码器的FPGA（ field programmable gate array）实现方案。译码器采用了MaxLog-map译码算法和模块化的设计方法，可以
2021-04-01 11:21:465 为了满足复杂的无线通信系统功耗以及性能要求，提出并设计了一种指针反馈式Viterbi译码器。该译码器使相邻时刻的
2021-04-28 09:35:411566 
基于FPGA的800Mbps准循环LDPC码译码器
2021-06-08 10:31:3126 关于Actel 的FPGA的译码器的VHDL源代码(通信电源技术期刊2020年第14期)-关于Actel 的FPGA的译码器的VHDL源代码。适合感兴趣的学习者学习，可以提高自己的能力，大家可以多交流哈
2021-09-16 15:18:0110 一听到三八译码器这个东西可能会感觉有点熟悉，其实在STC89C51系列单片机中，里面就有一个三八译码器，就是一开始的流水灯程序，LED0-7这八个LED！但是怎么在FPGA中实现三八译码器呢？其实很简单。
2023-04-26 15:38:211787 
输入：二进制代码，有n个；
输出：2^n 个特定信息。
1.译码器电路结构
以2线— 4线译码器为例说明
2线— 4线译码器的真值表为:
2023-04-30 16:29:002335 
本次实验的任务是构建一个3-8译码器，且将译码结果通过小脚丫的LED灯显示。
2023-06-20 16:10:59692 
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