基于FPGA的毫米波多目标信号形成技术的研究

摘要： 毫米波多目标信号形成是实现毫米波雷达 vwin 器的关键技术，要求目标分辨精度高、时延差值达ns级是其显著特点。介绍一种基于可编程逻辑器件FPGA的多目标信号产生的新方法。实践结果表明应用FPGA实现目标之间的延具有延时精度高、系统可靠性好等特点。

关键词： 毫米波雷达模拟器多目标形成现场可编程门阵列

近年来，精确制导武器的研制已经成为现代武器研制的一大热点，而毫米波多目标信号发生器正是精确制导武器研制的关键手段。毫米波多目标信号发生器通过模拟的方法产生多种类型高精度的雷达多目标回波信号，在实际雷达系统前端不具备的条件下对雷达系统后级进行调试，便于制导武器的性能测试，大大加快新武器的研制进程。毫米波多目标信号产生的关键是要求回波信号距离分辨率极高，常规的多目标信号产生方法如使用数字延时线产生多目标之间的延时，其控制不灵活，并且有些延时线需要接ECL电源，使用不方便也增加了设计的复杂度。使用分立元件实现延时则使电路元件过多，电路的稳定性及延时的精确性也会大大降低。本文介绍一种新的产生毫米波雷达模拟器的多目标信号的方法，针对毫米波多目标信号回波之间距离分辨率要求高的特点，采用现场可编程门阵列(FPGA)实现回波之间的时延。本文详述了使用FPGA控制及产生延时多目．标信号间精确延时的设计方法。该方法实现电路体积小、稳定性高，同时使延时精度得到了很大的提高，具有很好的工程应用价值。

1 多目标信号产生器

为了精确制导武器研制的需要，本信号发生器根据外部设定的工作方式及工作参数产生相应的毫米波雷达中频多目标信号。每个脉冲的开始保持严格的初相值，脉冲宽度间的多普勒信号调制要求回波目标信号相一致，目标之间的距离分辨率为0．3m，目标回波间延时范围为0~10ns。整个系统基于DSP+FPGA结构，高速DSP主要生成多目标信号产生器的回波数据，设计中采用静态RAM扩充存储一个相干区的回波信号的程序及数据，用EPROM存储相位表。FPGA实现所有的控制、地址发生等逻辑及产生多回波信号回波间分辨率为2 ns的时延。输入输出的显示由单片机控制。图1所示为多目标信号发生器产生一路模拟回波信号的结构框图，回波数据包含I、Q两路数据，系统中每路回波信号数据采用两片双口RAM进行存储。将从双DA输出的各路模拟回波信号相加(1支路与1支路相加，Q支路与Q支路相加)，然后进行正交调制得到毫米波雷达模拟器多目标中频信号。整个系统结构简单、体积小、可靠性高。

回波信号包括目标信号、噪声和杂波信号两部分。利用回波数学方程考虑目标杂波特性以及随机噪声，产生运动目标的多普勒回波信号的数学方程为：

Si=Aiexp[-j 4πfi/c（R0-ut）]+G1（t）+G2（t）

其中fi=f0+i△f，i=0，1，…，255；G1（t）为高斯白噪声，G2(t)为杂波。高速DSP根据目标要求的信号幅度、多普勒频率、信号所处的距离单元等计算所需目标信号数据。对噪声的模拟，考虑到噪声是由系统内部产生，采用窄带高斯白噪声为模型。对杂波信号的模拟，由于杂波是系统外产生，分为地杂波、海杂波、气象杂波等，其数学模型多种多样，故把这部分作为可重加载模块实现。对不同的杂波模型，以不同的程序块实现。由DSP计算出的回波数字信号经双DA进行数模转换，输出模拟的回波基带信号。DSP与双DA间用双口RAM接口，这样可实现数据高速、可靠及灵活的调度。双口RAM的地址信号由VIRTEX-II系列FPGA提供。设计中，将双DA转换时钟之间应用FPGA实现了0、2、4、6、8和10ns的可变时延差，因此双DA输出的两路回波基带信号之间相应地产生了0、2、4、6、8和10ns的延时。从而达到了模拟出的两路回波之间的延时范围为0~10ns，目标之间达到0．3m的距离分辨率的设计要求。

2 多目标信号间高精度高可靠性延时的设计与实现

多目标信号各目标回波之间的距离体现在回波之间的时延上，多目标信号产生器的各回波之间的时延由FPGA产生。DSP将计算出的回波信号数据存储在双口RAM中，然后由双DA读出数据进行数模转换输出模拟的回波信号。FPGA需要为数据转换提供时序控制信号、读数据时的地址信号及双DA的转换时钟信号等；将时钟信号经过FPGA进行精确的延时，延时后的信号作为双口RAM读出数据时地址发生器的时钟信号，将延时后的信号与DSP提供给双DA的初始化信号相与后提供给双DA作为数据转换时钟。

产生各目标回波间时延有多种方法，如采用分立元件实现，但这种方法存在电路复杂、可靠性差等缺点。本文采用FPGA器件实现回波间高精度的延时具有电路简单、功能强、修改方便和可靠性高等优点。VIRTEX-II系列FPGA器件有4～12个数字时钟管理器DCM，每个DCM都提供了应用范围广、功能强大的时钟管理功能。如时钟去时滞、频率合成及移相等。它利用延时锁定环DLL，消除时钟焊盘和内部时钟引脚间的摆动，同时它还提供多种时钟控制技术，实现时钟周期内任意位置的精确相位控制，非常适合时序微调应用，对设置和保持时序对准非常关键。

DCM相移具有可变相移和固定相移两种模式。设计中，由于延时量由用户外部输入提供，故采用可变相移模式。在可变相移模式中，用户可以动态地反复将相位向前或向后移动输入时钟周期的1／256。可变相移模式中，相移控制针如表1所示。当PSEN信号有效，则相移值可以由与相移时钟PSCLK同步的PSINCDEC信号决定动态地增加或减少，本设计中相移时钟由输入时钟提供。PSDONE输出信号与相移时钟同步，它输出一个相移时钟周期的高电平表示相移已经完成，同时表示一个新的相移可以开始。输入时钟经过DCM移相电路移相后，得到所需延时之后的时钟输出。将该输出时钟作为双口RAM读出数据时地址发生器·的触发时钟及双DA进行数据转换的时钟输入，便可以实现回波信号的精确延时。

表1 相移控制针

控制针	方向	功能
PSINCDEC	输入	相增加或者减少
PSEN	输入	使能加减相移
PSCLK	输入	相移时钟
PSDONE	输出	移相完成后使能

如前所述，毫米波多目标信号产生的关键是实现回波信号之间极高的距离分辨率。本文采用FPGA提供精确时延实现多目标信号产生的方法，为系统调试提供了极为有效的手段。设计采用自顶向下的设计方法，采用硬件描述语言VHDL完成DCM移相、状态机控制及参数输入三大功能模块的设计输入。DCM的相移模式为可变相移模式。根据用户输入的所需延时量，在-64~+64之间取一个整数相移值，通过时钟选择器选择用CLK0、CLKl80实现0~10ns的多种时延。

DCM工作在可变相移模式，因此对其移相操作的控制相对复杂。数字电路常用的控制单元有状态机及时序电路、状态机实现控制等优化设计。采用状态机编辑器，用户不用自己写HDL代码，只要输入功能块的状态机图表描述，编辑器就可以自动生成与此描述相对应的HDL代码，使设计变得异常灵活方便。状态机的主要功能是产生DCM的PSEN输人信号，控制DCM的相移操作，同时给出相移完成提示信号PSSUCCEED。

状态机如图2所示，共有6个状态。本系统状态转移与输入时钟同步。在系统复位后，状态机进入初始状态状态1，用户输入所需要的相移量，给出开始相移信号后，状态机接收到DCM锁定及开始相移信号，便检测输入的相移量是否为0。如果为0，状态机直接进入末状态；如果相移量不为0，则进入状态2，并对PSEN赋一个相移时钟周期的高电平，使DCM进行一次相移；当相移时钟上升延到达，则无条件转入状态3，直到DCM的PSDONE输出变为1，状态3进入状态4，并再给PSEN赋一个相移时钟周期的高电平。相移时钟上升延到达后，状态4五条件转入状态5；如果相移未达到所需要的值，则状态5进人状态2，直到相移值达到所需的值后，状态5进入末状态6，PSSUCCEED输出变为高电平。

3 仿真结果

设计中采用仿真工具AC TIVE-HDL 5．1软件对系统进行功能仿真及布局布线之后的后仿真，图3、图4、图5是使用该软件对产生时钟延时部分进行功能仿真的部分仿真结果。输入时钟CLK频率为50MHz，其中RESET为系统复位信号，DELAYIN为需要的十六进制的延时输入，START为启动时钟延时操作信号，CLKOUT为输出时钟，LOCKED为DCM锁定信号，CLK0为DCM的CLK0输出。PSSUCCEED输出表示用户所需要的延时操作已完成，高有效。当不对时钟进行延时，则输出时钟沿完全与输入时钟沿同步，如图3所示，显示整个移相操作完成后，输入输出时钟沿处在同一时间点1030ns处。图4所示为对时钟进行2ns延时的仿真结果，显示整个移相操作完成后，输入时钟沿在4150ns处时，输出时钟沿在4152．053ns处，且输出时钟选择CLK0。图5所示为对时钟进行6ns延时的仿真结果，显示整个移相操作完成后，输入时钟沿在7150ns处时，输出时钟沿在7156．037ns处，且输出时钟选择CLKl80。

通过以上仿真结果证明这种方法能够精确实现各种时延，其延时精确到了0．1ns。该延时体现在双DA的转换时钟上，则由双DA转化得到的模拟信号之间也会相应地产生各种时延。该多目标信号产生的设计方法已在实际雷达模拟器中得到应用，此方法对于其它类似的应用场合也具有很好的实际参考价值。