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大多数电子产品由于包含一个或多个FPGA或DSP数字处理芯片而需要提供多个电源轨。在为这些数字IC供电时，有多种方案可以选择，也有许多潜在的陷阱需要避免。在“具有多个电压轨的FPGA和DSP应用的电源设计方法”一文中，作者提出了多电压轨FPGA和DSP应用的电源解决方案，讨论了功率预算和排序选择等在系统水平所关注的问题。本文将着重讨论如何在各种类型的点到负载点(POL)直流/直流转换器之间做出选择，并讨论如何设计这些转换器才能满足直流精度以及启动和暂态要求。
降压直流/直流转换器拓扑的回顾
降压POL直流/直流转换器可以分成两类：线性稳压器和基于电感的开关稳压器。图1显示了线性稳压器的功能图。
线性稳压器的主要优点是芯片成本低、设计时间短，另外，由于带有内部开关并只需要一个输入和输出电容，所需要的板面积也比较小。另外，线性稳压器可以提供干净的低噪声输出电压。其主要缺点是效率低，在重负载时等于VOUT/VIN，导致产生数值为(VOUT–VIN) ??IOUT的功率耗散。功率以热的形式损失掉，而热又必须通过稳压器的封装和/或外部散热装置散发掉。在该市场上，由于目前大多数稳压器的最小输入电压为1.8到2.7V，线性稳压器非常适于负载电流较低而电压较高的电压轨。另一个缺点只出现在启动速度快但不可控的低成本简单稳压器中，这个问题本文将在后面予以讨论。
图2给出了同步降压开关稳压器的一个方框图。降压开关稳压器使用两个开关来产生工作周期等于VOUT/VIN的脉冲串。当负载变化时，该稳压器的反馈控制环通过调制固定频率脉冲串的脉冲宽度(或既调制脉冲频率也调制脉冲宽度)来不断调整电压，从而产生了 “脉冲调宽”(PWM)这个术语。然后，用感容滤波器(LC输出滤波)对方波脉冲串进行滤波，进而得到带有三角形输出电压纹波的直流输出电压。
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不论采用固定频率还是可变频率的PWM，转换器的拓扑结构都对输出纹波产生影响。在负载变化范围内，固定频率PWM转换器的控制环使用带有负反馈环的偏差放大器通过调制脉冲宽度来调整输出电压。
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这些稳压器的输出纹波等于电感纹波电流与输出电容的等价串联电阻(ESR)的乘积。因而，选择较大的电感(高于必需值)和ESR较小的输出电容可以降低输出纹波。然而， ESR低的输出电容将使反馈环更加难以补偿。幸好，电源芯片制造商们提供的电源设计软件可以极大地缩短固定频率PWM转换器的设计时间。大多数变频转换器的控制环包含带有时间或电压滞环的比较器，该比较器在输出电压低于或高于参考电压时把开关接通或断开。同固定频率转换器相比，由于其控制环有所简化，这些滞环转换器所需要的设计时间较短。另外，因为该比较器在输出下降到比较器的参考电压之下时几乎立即接通开关，同带有有限带宽控制环的固定频率转换器相比，滞环转换器对电流升高(暂态)的响应速度更快。然而，滞环转换器的运行需尽可能降低输出纹波。
同线性稳压器相比，开关稳压器的效率更高(典型值为85到95%)，但通常芯片和支持元件的成本都较高、设计时间较长且板面积较大。同线性稳压器相比，开关稳压器的另一个缺点是开关噪声(如EMI)和输出纹波较大。通过仔细选择元件(如选用带有屏蔽的电感和低ESR的输出电容)和适当地布置电路板可以把开关噪声降下来。在开关频率可变时，滞环转换器可能会产生难以滤除的输出电压纹波和辐射。
然而，当输出电流较大、输入输出之间的差别较大或输入电源的功率受到限制时(如廉价的墙砖电源)，只有开关转换器可以提供足够高的效率并降低功率热损失。
目前，市场上提供各种不同集成水平的降压开关转换器。插入式(Drop-in)模块的设计灵活性有限且成本偏高，但所需要的设计时间最少，仅仅需要一个输入和输出电容。在另一个极端是一些要求外部开关以及电感、滤波电容和补偿元件的控制器。这些控制器设计灵活性最高，如果付出足够的设计努力，可以成为性能价格比最高的方案，但所占用的板空间通常也最大。介于这两者之间的是集成型FET降压转换器，同控制器相比，所要求的板面积较小，设计灵活性也相对较小，而方案总成本也各不相同。同步式转换器/控制器的两个开关都使用晶体管来实现，因而同低侧开关使用二极管的转换器相比，通常效率更高，特别是在输出电压低于2V时。因而，要在线性稳压器、固定频率控制器/转换器或滞环控制器/转换器之间做出正确选择，需要综合考虑应用系统的要求以及效率、成本和尺寸等因素。
转换器输出电压的精度
大多数FPGA和DSP内核和I/O轨的直流容差依然是±5%；然而，一些内核轨及其它一些芯片电源轨的容差已经降低到±3%。对某个特定的芯片，容差范围的低端(–5或–3%)通常是确保某些性能要求(如DSP运行速度)可达的最小电压。该范围的较高端可能接近于该芯片的绝对最高运行电压。理解电源的直流容差的计算方法不仅对保证系统的性能很重要，对保证系统的可靠性也很重要。直流容差不包含由负载阶跃的暂态所产生的电压骤降(dip)。负载阶跃的暂态发生在由POL转换器供电的数字器件快速提高负载电流要求的时候。直接影响电源直流容差的因素包括参考电压容差、反馈电阻容差以及该芯片的线调解指标和负载调解指标。
图3给出的例子摘自TPS54310可调降压开关转换器的性能说明书。
假设输入轨为5V ±10%，直流输出负载的范围为100mA到3A，表1计算了1.2V ±5%的输出电压在负载暂态过程中可以骤降(仍在调解范围内)的百分比。线调解指标和负载调节指标随器件变化，甚至来自同一家电源IC制造商的器件也是如此，所以在计算中使用它们时必须小心。大多数最新的转换器都带有电压前馈，几乎消除了输出电压对输入电压的依赖并使线调解几乎可忽略。负载调节是电源芯片的环路增益的函数；较高的环路增益有较好的负载调解能力。请注意，许多输出电压固定并带有内部补偿的转换器的输出电压精度更高，因为输出电压可以通过调整内部反馈电阻进行设定。
在表1的例子中，在输出电压下降到–5%最低容差之前，只有1.2V的2.843%或34.1mv的空间可用于负载瞬时骤降。在转换器做出响应之前，电源轨上的电容必须能够提供这个负载电流，否则该电压将降到规范以下。为处理负载暂态过程，可以把不同容量且串联电阻低的电容和电感并联。如何确定这个“解耦网络”的电容容量以及它们将如何影响转换器的响应时间，本文将在后面进行讨论。
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实现电源轨的受控单调上升
最后推荐的电源设计方案是在启动时单调上升，在图4的上图所示。
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大容量电容的容量过大将迫使POL转换器在启动期间进入电流限制，进而可能使转换器反复进出热停机状态而永远不会达到期望的稳压输出。对快速启动型线性稳压器而言，一个很常见的启动问题是，如果输入电源在启动时电压下降，在输入电容重新充电之前将暂时激活该稳压器的欠压锁定(UVLO)。这引起该调解器重复地短时停机然后恢复，导致输出电压振荡并最终锯齿状上升到终值电压。图5显示了由一个样板电源供电的快速启动型线性稳压器的例子，输入电源的电压下降，激活UVLO并停机，该过程重复进行，最终达到期望的稳压输出。
只有少数线性稳压器带有可以控制启动过程的软启动功能。在启动时，除非进入热限制或输入轨电压被拉下来，这些稳压器向输出电容提供最高到其电流限定值的充电电流(如图5所示)。不管是内部固定的还是外部可调的，所有的开关转换器都带有某种软启动。把跟在直流/直流转换器之后的FET用作电流限制开关可以实现软启动。图6和图7显示了此类应用的一个实例和软启动的结果。
线性稳压器和开关转换器实现软启动的常用方案有两种，即参考电压控制或电流限制控制。在这两种方案中，都使用一个小的外部电容(在皮法到1μF的范围)来控制软启动定时。电压控制的软启动通常通过慢慢提升参考电压来实现。因为反馈环迫使该转换器提供足够的电流使输出电压跟随参考电压，输出电压提升的速度(dv/dt)正比于在软启动期间提供参考电压的启动电容。设定输出电压的上升速度所需要的外部电容值由一个简单的定时方程来决定。假设突入电流(inrush current)由充电大容量电容CBulk决定，突入电流将是固定的(i = CBulk ??dv/dt)，如图4所示。让两个这类软启动共享同一个的软启动电容可以实现在本系列论文第一部分所讨论的比率(ratiometric)排序。
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当使用电流限制控制的软启动时，转换器缓慢地或以步进方式把电流限制提升到最大值。此时，该转换器看起来像一个电流源，把一个慢慢提高的电流提供给负载。由于电压反馈环仍然试图提供期望的输出电压，所以该转换器将提供电流限制和各种热保护所允许的最大电流。输出电压的提升速率(dv/dt)是输出电压的绝对数值(即一个1.2V轨将比3.3V轨提升的更快)、该轨上的阻性和容性装载以及该转换器的电流限制设定值的函数。
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不论依赖于传统PWM转换器的环路带宽还是依赖于磁滞转换器的固定的开关时间，所有POL直流/直流转换器都有有限的暂态响应时间。图8显示了低电流线性稳压器对输出负载电流变化(如一行引起DSP完成复杂运算的代码)的响应。
使用低ESR和低ESL(等效串联电感)的输出电容有助于减小暂态下垂。然而，为了帮助该转换器应付阶跃暂态，几乎总需要在该电源轨的输出端另外附加电容，并需要增加局部旁路电容。图9显示了负载阶跃暂态过程的传播和由解耦网络产生的抑制作用。不同容量的电容抑制不同频率的负载阶跃暂态成分，以至于POL转换器(从根本上说，其输入电源)被迫只能小幅度支持该阶跃负载的低频成分。例如，如果FPGA或DSP产生1000 A/μs的负载阶跃，由于解耦网络对该暂态的抑制作用，该转换器被迫只能对1A/μs的暂态做出反应。
小电容(在几皮法到1μF的范围)处理负载阶跃的高频成分。1到22 μF的电容处理中频成分，从47到1000μF的低ESR大容量电容处理低频成分。优化解耦网络(即把所增加的电容量降到最小)的常见方法是目标阻抗方法，参考文献4全面介绍了该方法。该方法要求设计者知道被供电器件的负载阶跃暂态的最坏情况(如在0.5 μs从200mA上升到2.2A或4A/μs阶跃的持续时间为10μs)并对POL转换器的暂态响应能力有所了解。
如果POL转换器的位置远离被供电的数字IC和/或板布局要求电源轨使用窄的箔线和/或小的过孔连接到负载，则需要为如图9所示的模型提供板电阻和电感的近似值。
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对大多数FPGA和DSP应用来说，负载阶跃暂态的最坏情况大多是未知的，因而，使用经验法则来设计解耦网络更为简单一些。例如，常常根据数字IC所使用的电源引脚总数(或根据每个部分所使用的电源引脚数)按某个比例来放置各类电容(高、中、低频)。这种解耦网络设计方法是有效的，但趋向于过设计，没有充分利用线性稳压器的或开关转换器的暂态响应能力并因加入了额外的电容而占用较大的板空间。
可以采用经验法则相互独立地完成解耦网络和POL转换器的设计。但这种方法存在一个风险，POL转换器可能会因为解耦网络的附加电容而变得不稳定，因而需要对该转换器在输出端的总电容进行补偿。TI公司在power.ti.com/swift网址提供的参考文件和设计软件可以对转换器的设计和补偿提供帮助。人为地把一个负载阶跃暂态加到转换器的输出端并观察因该转换器响应该暂态而产生的输出电压振铃(振荡)是另一种确定转换器稳定性的方式。作为一个经验法则，如果该转换器在进入稳态之前振荡三次以上，则认为系统濒临不稳定(欠阻尼)。如果响应较慢且没有振铃或超调，则可认为系统是非常稳定的(过阻尼)。
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PC处理器可以发生多个在1000A/μs的范围内的负载阶跃暂态，所以既需要保证POL转换器的暂态过程短也需要较大的解耦网络。为降低解耦网络的成本并减小它所使用的板空间，PC母板制造商现在使用目标阻抗方法(或类似方法)来减少电容的数量和充分利用直流/直流转换器的暂态能力。与PC处理器相比，目前单独的FPGA和DSP应用的功率和开关速度均较低。所以，除非FPGA或DSP产生类似于PC处理器的负载阶跃或解耦网络的尺寸太大或成本太高，确定解耦网络尺寸的经验法则是在设计的最优度和快速上市之间进行合理的折衷。
本文小结
对于多轨应用，要在线性稳压器和各种类型的开关转换器之间做出合适的选择，不仅需要综合考虑尺寸、效率和成本，也必须考虑通电顺序和启动电流管理等问题。另外，为了在负载阶跃暂态过程中保持调节，转换器很可能需要借助于解耦电容。
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