请问各位大神，我想问一下用FPGA做卷积码有什么注意的地方？
2015-04-07 12:57:40
【作者】：王中鹏;陈林;曹子峥;董泽;【来源】：《光电子.激光》2010年03期【摘要】：将卷积码成功地应用到直接检测的光正交频分复用(OFDM)光纤传输实验系统。实验中,产生了2 Gb/s
2010-04-23 11:30:18
第一次发帖，自己仿真的一个译码器，谢谢大家！
2016-03-22 13:34:35
译码器及其应用实验
2017-03-21 13:36:44
译码器1. 译码器定义译码器是一种用以检测输入位（码）的特定组合是否存在，并以特定的输出电平来指示这种特定码的存在的数字电路。——《数字电子技术基础系统方法》译码器的功能是将具有特定含义的二进制码
2021-12-07 09:37:27
这是译码器的一些资料。
2014-07-13 11:59:08
各位专家大侠，我现在在做LTE的PBCH的译码，编码是采用的咬尾卷积码，输入信号长度为40，码率为1/3，约束长度为7，编码时，寄存器的初始状态放的是输入序列的最后6位信息，最终输出为120比特
2018-06-21 05:05:53
。TTL、CMOS又没有现成译码器可用。故而用二极管搭建此特殊译码器，简单、可靠低成本与现有系统亲和度高。我的高一级的产品显示部分用的是人机界面。
2016-11-17 09:40:39
,OFF,ON1D7点亮 ONON,ON,OFF1D8点亮 ONON,ON,ON1D9点亮注：X表示ON或OFF，即任意状态。 2 板级调试下载sp6.bit文件到FPGA中，可以如图视频一样操作拨码开关，实现3-8译码器的功能。 `
2015-11-02 13:17:03
芯片，这种数字芯片由简单的输入逻辑来控制输出逻辑，比如 74HC138这个三八译码器，图 3-15 是 74HC138 在我们原理图上的一个应用。从这个名字来分析，三八译码器，就是把 3 种输入状态...
2021-07-19 09:08:52
什么是卷积码分组码是把k 个信息元编成n 个码元的码字，每个码字的n ? k 个校验位仅与本码字的k 个信息元有关，而与其他码字无关。为了达到一定的纠错能力和编码效率，分组码的码长一般都比较大。编译码
2008-05-30 16:06:52
BCJR 算法做了一定修正，对 α 和β 作归一化。对约束长度为N 的卷积码，每一分量，使似然加法完全变成求最大值运算，则得到MAX-LOG-MAP 算法。它大大降低了存储量和计算复杂度，而译码性能仅恶化
2008-05-30 16:24:49
。由此可见，级联码适用于组合信道。由于内码译码器的错误往往是连续出现的，一般在内外编码器之间需要一个交织器，接收端也相应地增加反交织器。级联码的组合方式很多，如外码采用RS 码，内码用二进制分组码或卷积码
2008-05-30 16:16:10
Viterbi 译码算法可以简单概括为“相加－比较－保留”，译码器运行是前向的、无反馈的，实现过程并不复杂。我们来分析Viterbi 算法的复杂度： (n, k, N) 卷积码的状态数为 条幸存
2008-05-30 16:11:37
请问各路大神有没有基于multisim的线性分组码 循环码 卷积码的编译码电路图啊，在这里谢过你们了
2015-04-23 17:56:37
将译码器的使能端看做输入端、译码器的输入端看做地址端，则全译码器可作什么使用
2015-05-18 11:41:06
`勇敢的芯伴你玩转Altera FPGA连载57：3-8译码器实验特权同学，版权所有配套例程和更多资料下载链接：http://pan.baidu.com/s/1i5LMUUD 所谓3-8译码器，大家
2018-03-26 16:13:33
译码算法可以简单概括为“相加－比较－保留”，译码器运行是前向的、无反馈的，实现过程并不复杂。我们来分析Viterbi 算法的复杂度： (n, k, N) 卷积码的状态数为2k (N?1) ，对每一时
2008-05-28 15:03:31
由于卷积码优良的性能，被广泛应用于深空通信、卫星通信和2G、3G移动通信中。卷积码有三种译码方法：门限译码、概率译码和Viterbi算法，其中Viterbi算法是一种基于网格图的最大似然译码算法，是卷积码的最佳译码方式，具有效率高、速度快等优点。
2019-11-01 08:05:38
译码器有哪些功能？Viterbi译码器是由哪几部分组成的？
2021-05-07 07:28:33
入门小白求助，我最近在做毕业设计的时候 看到一篇《基于FPGA的汉明码译码器》相关论文，其中学者对该译码器是这样设计的（附图），我想问一下在noise_add模块中是如何向输入数据添加噪声干扰
2020-02-26 23:29:41
【摘要】：Viterbi译码器在通信系统中应用非常普遍,针对采用DSP只能进行相对较低速率的Vit-erbi译码的问题,人们开始采用FPGA实现高速率Viterbi译码。本文首先简单描述了
2010-04-26 16:08:39
对不同的设计方法进行分析和比较，选择优化的设计方法，利用VHDL分别设计（15，7）BCH码的编码器和译码器，并能够对两部分进行单独仿真调试，实现其相应的功能。
2012-05-10 11:36:06
在DIY的时候，有多元的选择是最好的。不同品种，不同的厂家，可必免断供，不同的型号可避免涨价打消制作的想法。在CPU或MCU中译码器器至关重要，多位译码器可使用74138多片联级，4位译码器可选
2022-10-02 16:40:44
求助！大佬们，问一下用FPGA实现卷积码编解码的难度。
2023-10-16 23:26:26
LDPC码是近年来发展较快且日趋成熟的一种信道编码方案，因其具有的优越性能和实用价值而被人们认知，但由于随机结构的LDPC码编译码器硬件实现较为复杂，具有的准循环特性QC_LDPC码已成为IEEE802.11n(WiFi)、IEEE802.16e(WiMAX)、(DVB—S2)等众多标准的信道编码方案。
2019-09-30 07:19:45
显示译码器是什么？如何准确设计出符合功能要求的显示译码器？
2021-06-01 06:58:12
增加一些监督码元，这些监督码与信码之间有一定的关系，接收端可以利用这种关系由信道译码器来发现或纠正错误的码元。
2019-08-15 06:12:00
如何利用VHDL实现线性分组码编译码器的设计？
2021-04-28 06:41:40
由于卷积码具有较好的纠错性能，因而在通信系统中被广泛使用。采用硬件描述语言VerilogHDL或VHDL和FPGA(FieldProgrammableGateArray——现场可编程门阵列)进行数字通信系统设计，可在集成度、可靠性和灵活性等方面达到比较满意的效果。
2019-10-14 06:02:23
如何使用VHDL语言设计卷积码编解码器？
2021-04-29 06:39:03
本文通过对长BCH码优化方法的研究与讨论，针对标准中二进制BCH码的特性，设计了实现该译码器的FPGA硬件结构。
2021-06-15 09:23:27
BCH码是目前最为常用的纠错码之一，我国的数字电视广播地面传输标准DTMB也使用了缩短的BCH码作为前向纠错编码的外码。针对该BCH码的特点，采用BM译码算法，设计了一种实时译码器。与其它设计方案
2021-05-25 07:04:32
本文研究了RS码的实现方法，并基于Xilinx的FPGA芯片Spartan-6 XC6SLX45完成了RS编译码器的设计，同时对其进行了仿真和在线调试，并给出了功能仿真图和测试结果。时序仿真结果表明，该编译码器能实现预期功能。
2021-06-21 06:23:53
基于FPGA的Turbo码编译码器各模块实现的 VHDL或verilog HDL程序。急求啊谢谢大神啦！！
2015-06-08 22:45:24
截短Reed-Solomon码译码器的FPGA实现提出了一种改进的BM算法，并在此基础上提出了一种大量采用并行结构的截短RS码译码器的实现方式。验证表明，该算法能显著提高基于FPGA的RS译码器
2009-09-19 09:39:43
截短Reed_Solomon码译码器的FPGA实现提 出 了 一 种 改 进 的 算 法 并 在 此 基 础 上 提 出 了 一 种 大 量 采 用 并 行 结 构 的 截 短 码译 码 器 的 实
2012-08-11 15:50:06
毕业设计 基于EDA的CMI码编码译码器的设计，共20页，7505字 摘要 CMI码是一种应用于PCM四次群和光纤传输系统中的常用线路码型，它具有码变换设备简单、便于时钟提取、有一定的纠错能力
2009-03-25 13:19:20
求multisim数码显示译码器仿真！！！！译码器是CC4511。。。。。我的调不太通，希望看看大神做的成品，参考一下！！！！，很急！
2015-12-21 21:13:26
1、在FPGA中使用行为描述语句实现3-8译码器设计思路译码器电路有n个输入和2n个输出，每个输出都对应着一个可能的二进制输入。本实验设计实现一个3-8译码器，表3.1给出了该译码器的真值表。从
2022-07-01 15:26:26
Turbo码编码器的FPGA实现Turbo码译码器的FPGA实现Turbo码编译码器的性能有哪些？
2021-05-07 06:06:23
编码器和译码器一、 实验目的掌握用逻辑门实现编码器的方法掌握中规模集成电路编码器和译码器的工作原理即逻辑功能掌握 74LS138 用作数据分配器的方法熟悉编码器和译码器的级联方法能够利用译码器进行
2021-07-30 07:41:16
设计一个虚拟3-8译码器，实现138译码器的功能
2012-05-15 15:16:39
设计一个虚拟3-8译码器，实现138译码器的功能！急急急{:soso_e183:}
2012-05-15 15:12:44
本文探讨了无线通信中广泛涉及的差错控制问题，介绍了卷积码的编译码原理。提出了一种卷积码编码，及其高速Viterbi 译码的实现方案，对译码的各个组成部分作了分析，并在FP
2010-01-06 15:06:59
12 提出用Reed Solomon(RS)乘积码作为外码，卷积码作为内码的级联码方案并且内外码间用Congruential 向量生成的交织图案对RS 码符号进行重排列。对此级联码采用的迭代译码基于成员码的软
2010-02-10 11:09:3010 本文探讨了无线通信中广泛涉及的差错控制问题,介绍了卷积码的编译码原理。提出了一种卷积码编码,及其高速Viterbi译码的实现方案,对译码的各个组成部分作了分析,并在FPGA中实现
2010-07-21 17:20:0422 对光码分多址（OCDMA）的误码特性和卷积码进行研究，根据两者的特点提出了一种新的基于OCDMA多址干扰信道模型的卷积码译码方法。针对这种新型卷积码译码方法的抗误码性和译
2010-08-26 16:40:2217 译码器
译码是编码的逆过程，即将某个二进制翻译成电路的某种状态。实现译码操作的电路称为译码器。
2008-09-27 12:59:06
12538 
数码译码器的应用:译码器课件ppt
2008-12-17 14:31:201056 
译码器,译码器是什么意思
译码器是组合逻辑电路的一个重要的器件，其可以分为：变量译码和显示译码两类。 变量译码一
2010-03-08 16:32:185304 卷积码/Viterbi译码,卷积码/Viterbi译码是什么意思
卷积码在一个二进制分组码（n,k）当中，包含k个信息位，码组长度为n，每个码组的（
2010-03-18 14:09:212219 卷积码,卷积码是什么意思
卷积码在一个二进制分组码（n,k）当中，包含k个信息位，码组长度为n，每个码组的（n-k）个校验位仅与本码组的k个信息
2010-03-19 16:46:241656 卷积码,什么是卷积码
卷积码在一个二进制分组码（n,k）当中，包含k个信息位，码组长度为n，每个码组的（n-k）个校验位仅与本码组的k个信息位
2010-04-03 12:11:066923 Turbo码虽然具有优异的译码性能，但是由于其译码复杂度高，译码延时大等问题，严重制约了Turbo码在高速通信系统中的应用。因此，如何设计一个简单有效的译码器是目前Turb
2010-11-25 10:10:261772 
本文设计的译码器，利用Tail-biting卷积码的循环特性，采用固定延迟的算法与维特比算法结合,在FPGA上实现和验证，能达到135.78 MHz时钟
2011-08-05 11:57:374348 
本文主要对卷积码编码和Viterbi译码进行MATLAB实现，并在此基础上分析移位寄存器对纠错能力的影响。论文首先根据MATLAB的存储特点及函数特征，主要介绍卷积编码的原理，同时给出MA
2012-01-13 16:56:5737 文中提出的卷积码译码Matlab仿真方案,旨在用Viterbi译码实现对卷积码译码的功能。仿真结果表明,维特比是一种良好的译码方式。
2012-03-22 17:21:1157 本文介绍了 RS[ 255, 223 ]编译码器的 FPGA设计和基于线形反馈移位寄存器的编码器设计 , 以及由伴随式计算、关键方程求解、钱氏搜索、Forney算法等功能模块组成的译码器。为了实现简单
2012-05-22 10:43:4045 介绍了符合CCSDS标准的RS（255，223）码译码器的硬件实现结构。译码器采用8位并行时域译码算法，主要包括了修正后的无逆BM迭代译码算法，钱搜索算法和Forney算法。采用了三级流水线结构实现
2013-01-25 16:43:4668 截短Reed_Solomon码译码器的FPGA实现
2016-05-11 11:30:1911 该文通过对低密度校验(LDPC)码的编译码过程进行分析，提出了一种基于FPGA 的LDPC 码编译码器联合设计方法，该方法使编码器和译码器共用同一校验计算电路和复用相同的RAM 存储块，有效减少
2017-11-22 07:34:013928 
通过正确配置译码器的使能输入端，可以将译码器的位数进行扩展。例如，实验室现在只有3线- 8线译码器（如74138），要求我{ ］实现一个4线-16线的译码器。该如何设计呢？图1是其中的一种解决方案
2017-11-23 08:44:5333058 
新一代移动通信系统目前主要采用多载波传输技术, 基带传输速率较3G 有很大提高, 一般要求业务速率能达到30 Mb/ s 以上。约束长度卷积码以及Viterbi译码器由于其性能和实现的优点
2019-10-06 10:16:002031 
卷积码是Elias在1955年最早提出的，稍后，Wozencraft在1957年提出了一种有效译码方法，即序列译码。Massey在1963年提出了一种性能稍差，但比较实用的门限译码方法，由于这一实用性进展使卷积码从理论走向实用。
2019-10-06 09:59:001022 
本文首先介绍了译码器的定义与译码器的分类，其次介绍了译码器的作用和译码器的工作原理，最后介绍了译码器的逻辑功能。
2018-02-08 14:04:06107559 
本文主要介绍了译码器的分类和应用。译码器指的是具有译码功能的逻辑电路，译码是编码的逆过程，它能将二进制代码翻译成代表某一特定含义的信号（即电路的某种状态），以表示其原来的含义。译码器可以分为：变量
2018-04-04 11:51:1237755 
以（n,k,m）来描述卷积码，其中k为每次输入到卷积编码器的bit数，n为每个k元组码字对应的卷积码输出n元组码字，m为编码存储度，也就是卷积编码器的k元组的级数，称m+1= K为编码约束度m称为约束长度。
2018-08-21 09:56:132827 卷积码是一种差错控制编码，由P.Elias于1955年发明。因为数据与二进制多项式滑动相关故称卷积码。
2018-08-21 10:34:423730 
卷积码是1955年由Elias等人提出的，是一种非常有前途的编码方法。
2018-08-21 11:07:2529023 
自1955年Elias发明卷积码以来，卷积码作为一种高效的信道编码已被用在许多现代通信系统中。卷积码分为零比特卷积码(Zero Tail CC，简称ZTCC)和咬尾卷积码(Tail Biting
2019-05-03 09:00:003784 
卷积码的编码器是由一个有k位输入、n位输出，且具有m位移位寄存器构成的有限状态的有记忆系统，通常称它为时序网络。编码器的整体约束长度为v,是所有k个移位寄存器的长度之和。具有这样的编码器的卷积码称作
2018-11-14 08:10:0010950 
卷积码是广泛应用于卫星通信、无线通信等各种通信系统的信道编码方式。Viterbi算法是一种最大似然译码算法。在码的约束度较小时，它比其它概率译码算法效率更高、速度更快，译码器的硬件结构比较简单。随着
2019-04-24 08:29:002635 
在HDTV 地面广播COFDM系统中，所用内码为收缩卷积码，除1/2主码率外，还有2/3。3/4、5/6、7/8码率的卷积编码。在实际的传输信道中，噪声一般是加性高斯白噪声（AWGN），输入AWGN
2019-07-11 08:01:002822 
记(n0，k0，m)为卷积码编码器，该编码器共有2k0×m个状态，Viterbi译码器必须具备同样的2k0×m个状态发生器，且每个状态必须有一个存储路径度量值的存储器和一个存储幸存路径信息的存储器，所以Viterbi译码器的复杂度呈2k0×m指数增长。
2020-07-15 20:53:511431 
，是卷积码的最佳译码方式，具有效率高、速度快等优点。从工程应用角度看，对Viterbi译码器的性能评价指标主要有译码速度、处理时延和资源占用等。本文通过对Viterbi译码算法及卷积码编码网格图特点的分析
2020-08-11 17:41:23746 
给出了跳频系统中 Turbo码译码器的FPGA（ field programmable gate array）实现方案。译码器采用了MaxLog-map译码算法和模块化的设计方法，可以
2021-04-01 11:21:465 介绍并用VHDL语言实现了卷积编码和维特比译码。根据编码器特征设计了一种具有针对性的简洁的维特比译码器结构，
2021-05-12 15:22:412112 
基于FPGA的800Mbps准循环LDPC码译码器
2021-06-08 10:31:3126 关于Actel 的FPGA的译码器的VHDL源代码(通信电源技术期刊2020年第14期)-关于Actel 的FPGA的译码器的VHDL源代码。适合感兴趣的学习者学习，可以提高自己的能力，大家可以多交流哈
2021-09-16 15:18:0110 卷积码是一种信道纠错编码，在通信中具有广泛的应用。在发送端根据生成多项式进行卷积码编码，在接收端根据维特比（Viterbi）译码算法进行译码，能够有效抵抗信道噪声的影响，在误码率门限之下可以对传输过程中发生的突发错误进行纠错。
2022-04-28 15:02:128799 一听到三八译码器这个东西可能会感觉有点熟悉，其实在STC89C51系列单片机中，里面就有一个三八译码器，就是一开始的流水灯程序，LED0-7这八个LED！但是怎么在FPGA中实现三八译码器呢？其实很简单。
2023-04-26 15:38:211787 
输入：二进制代码，有n个；
输出：2^n 个特定信息。
1.译码器电路结构
以2线— 4线译码器为例说明
2线— 4线译码器的真值表为:
2023-04-30 16:29:002335 
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