大家好，我最近自己开始进行VHDL编程。因为几个错误而陷入困境。我在VHDL的结构代码中得到3个错误。其中一个错误是“模型”和“2”在目标库中具有不同的特征。用户组件'和2'与库原语'和2'冲突请帮帮我。我附上了错误的屏幕截图，请检查它们并帮助我继续进行
2020-03-30 10:00:12
语句第7章 VHDL的描述风格7.1 行为描述7.2 数据流描述7.3 结构描述第8章 仿真8.1 VHDL仿真8.2 延时模型8.2.1 固有延时8.2.2 传输延时8.3 仿真Δ8.4 仿真激励信号
2008-06-04 10:31:29
VHDL语言是一种用于电路设计的高级语言。它在80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言 。VHDL翻译成中文就是
2015-09-30 13:48:29
我在写VHDL程序的时候，分成几个模块，可是最后怎么完成顶层设计？
2014-09-16 21:23:27
但是写完语言后创建VHDL测试台显示，我的vhdl中有实体与文件名一致，这样也就无法通过vhdl生成原理图，我使用的是***2004
2015-04-01 21:28:34
我对运放的理解我对运放的理解我对运放的理解我对运放的理解我对运放的理解我对运放的理解我对运放的理解我对运放的理解我对运放的理解我对运放的理解我对运放的理解我对运放的理解我对运放的理解我对运放的理解我对运放的理解我对运放的理解我对运放的理解我对运放的理解我对运放的理解
2012-09-23 15:02:07
我想问一下，在STM32外部中断中我需要用延时，我该怎么延时？
2017-09-11 18:02:30
`我是FPGA初学者 ，我想问下 ，有vhdl 的程序 ，但是没有工程文件 ，我要添加哪些文件才能运行vhdl程序。怎么添加程序才能运行生成工程文件。`
2015-12-29 21:28:10
大学的一些学习材料。可是最近有点迷茫，是学VHDL呢？还是学Verilog HDL。我网上查，有的说VHDL和Verilog HDL应用情况差不多，可是又有人说现在主要是用Verilog HDL。个人
2013-09-06 15:03:08
我的altium designer 编写好vhdl后并成功在原理图中生成了电路，最后进行测试也就是testbeach时在生成的.VHDTEST文件中进行了少量修改是按书上写的，应该是没问题的，前面
2015-04-02 20:39:30
Verilog与VHDL（特权同学版权所有）本文节选自特权同学的图书《FPGA设计实战演练（逻辑篇）》（特权同学版权所有）配套例程下载链接：http://pan.baidu.com/s
2015-03-16 12:00:54
VHDL 主要用于描述数字系统的结构、行为、功能和接口。除了含有许多具有硬件特征的语句外，VHDL 在语言形式、描述风格和句法上与一般的计算机高级语言十分相似。VHDL 的程序结构特点是将一项
2018-09-07 09:04:45
我在LED程序里用到了一个延时程序，用空语句消耗CPU时间来延时，如下void Delay(u32 nCount){while(nCount--);}然后咋 main中调用 Delay
2018-09-03 09:37:00
我是UCOS初学者，以前也没有学过任何RTOS，望大神说的仔细些。我所理解的UCOS任务调度都是在延时函数中实现的，假设我定义了三个函数：1-start_task ; 2-task1
2020-04-07 22:13:19
原子哥，你好，问下，使用OSTimeDlyHMSM（）或者OSTimeDly()延时函数，会引发几次调度？我的理解是两次，一次是刚进入延时函数时，另一次是当延时函数结束时，不知这样理解是否正确？
2020-04-21 04:35:55
大家好 ，我想创建一个自定义的冷杉过滤器，但我没有足够的知识来设计它。所以我可以访问vivado的fir编译器vhdl代码，这可以帮助我理解流接口和自定义IP块的方法。我有一个简单的冷杉过滤器
2020-04-07 08:37:48
VHDL / verilog并正确地敲出MII接口。后一种方法显然是一种皇家的痛苦，因为你必须计算校验和，否则操纵TCP / UDP数据包的可能性最低......我的问题是：我的应用程序要求以尽可能低
2019-05-31 03:31:38
嗨，我试图理解“write_vhdl”和“write_verilog”之间的差异。我有一个设计，我想从中创建一个网表。设计是用VERILOG编写的，我用“write_verilog”命令创建了一个
2020-03-16 10:29:57
你好！我是FPGA设计的新手。我想在我的项目中使用DCM，但是，在我执行Xilinx时钟向导之后，没有生成响应的vhdl文件。我想知道我该怎么生成这个vhdl文件。我还有其他步骤吗？谢谢你的考虑
2019-01-15 10:22:23
程序如下，这样的话在num赋给n的时候，num也同时被置0吧？怎么延时执行f进程呢？想了好久，求解呀！！！g:PROCESS(en)BEGIN IF en'EVENT AND en='0'THEN n0
2012-11-22 17:55:49
各位大神老师好：请教一个问题。据说PIC32单片机的延时，可以用内部计数器进行延时。我想延时2us，但是，死活都不能达到2us，示波器显示是40us。示波器用的是虚拟示波器。系统时钟是40Mhz下面
2017-10-06 00:23:27
” 定时器做延时 比 软件延时 CPU利用率高 “，在我看过的一个按键状态机的程序里，觉得确实是这样的；但程序有延时的地方好像并不能都写成 状态机 那样的结构啊，这时我就不能理解为什么说 ” 定时器做延时
2015-08-03 21:55:23
国家晶元设计中心VHDL内部培训资料每个知识点都配有例子能帮助大家很好的理解[hide] [/hide]
2012-02-27 14:11:29
挂起之后。1.5ms之后就会进入节拍的中断函数中。然后任务又会进入就绪状态。此时目标延时应该为5ms，但实际延时只有1.5ms。这样延时函数就会产生误差。不知道我理解的是否正确？如果确实如我理解的这样，那又该如何保证实时性呢？
2019-09-16 20:58:20
PLZ任何机构都可以建议我如何在vhdl代码中编写Expectation maximization algo。我知道理论，但无法理解编码的方式.plzzzzz的帮助。以上来自于谷歌翻译以下为原文
2019-01-23 07:02:02
作为我项目的一部分，我需要将ADC与7系列FPGA接口，我有一个SelectIO™接口向导的IP核。但是，我的整个项目都在VHDL中，IPi得到的是Verilog。请指出我如何在我的VHDL顶级模块中使用该IP核的一些示例。最好的祝福
2020-05-21 12:31:59
我想用DNA（XC6SLX16）加密我的设计，但我不知道怎么做，有没有人可以提供一些VHDL参考？以上来自于谷歌翻译以下为原文I want to encryptmy design
2019-07-24 13:19:40
大家好，我想使用IO时钟接口对输入中的串行信号进行过采样。然后，该信号将由vhdl编程逻辑与全局时钟一起使用。我希望使用IO时钟以更高的频率对这些输入数据进行采样，而不是全局时钟提供的数据，但我
2019-08-07 09:51:55
嗨， 我正在C和MATLAB中实现图像比较的代码。现在我想知道从xilinx上的.c文件中的.m文件（或）.vhdl文件创建.vhdl文件的过程，或者是否有任何可用于此转换的开源并且所有.m文件
2019-03-18 13:10:42
将由自定义VHDL代码写入。第二个BRAM地址在Microblaze上为0x00010000。在导出BRAM的第二个端口以供自定义VHDL代码使用之后，我对VHDL端的BRAM地址感到有些困惑
2019-03-04 12:09:00
大家好，我正在尝试使用VHDL实现双曲线tan tan函数，但问题是我不知道tanh函数怎么可以实现digital所以请如果任何身体可以告诉我这个想法，以便我可以在VHDL中实现它会很好的。非常感谢
2019-02-14 10:20:11
你好我正在处理导入vhdl文件到EDK项目中的pcores-user_logic。我创建了我的系统并将vhdl输出连接到我的EDK系统。但是当我生成比特流时，我得到的错误就像“无法在库中找到。请确保
2019-03-19 06:11:26
嗨，我喜欢vhdl和fpga。有人告诉我，我们可以使用simulink生成vhdl。我想处理寄存器，查找表和累加器。我只知道simulink上的基本知识。任何人都可以建议哪种方式最好。如果
2020-03-20 06:16:39
一、VHDL简介1.1 VHDL 的历史VHDL 的 英 文 全 名 是 Very-High-Speed Integrated Circuit Hardware
2020-09-02 19:32:26
或者累减的方法，到一定条件后就退出。好处：好写，用for循环或者while循环，不用去理解各种有关底层硬件的寄存器。坏处：延时不精准，误差大，让CPU持续空跑，大大浪费CPU资源。void delay(uint16 i){#if 0while(i--){}#endiffor(
2022-01-14 06:43:44
用VHDL写，步进延时电路的设计，电子设计大赛07年C题中关于步进延时的设计
2013-08-05 09:54:45
大家好，我对VHDL有点新意，我想在你学习数字设计的同时，对你知道对VHDL有益的书籍有所了解。那么那些真正优秀的书籍是什么？
2020-05-22 06:42:27
我看了个在1602上显示字符串的代码，看到要用到延时程序。我上网查了下，说单片机的速度相对很多外设来说已经很高了,必须加延时才能与外设匹配。我现在有个疑问：单片机的延时子程序（比如汇编代码
2019-11-11 16:32:13
正在学习VHDL，有一个问题不知道咋实现，希望大家帮忙。输入信号 I_moen 和I_boen,输出信号 O_mo 和O_bo。要求：1.I_moen出现上升沿， O_mo转为高电平；同样
2019-01-25 06:35:20
你能告诉我用户逻辑是什么吗？我理解的是user_logic是vhdl模板的主/从ip实现的？我对吗？无论如何，如果你能详细说明一下，我会很高兴非常感谢您的帮助!!
2019-11-11 13:54:56
;CTRL=0x01 ;//开始倒数do{ temp=SysTick->CTRL;}while(temp&0x01&&!(temp&(1VAL =0X00; //清空计数器//这是延时多久，怎么实现的延时？
2018-11-29 12:28:50
The VHDL Cookbook
好东西哦。网上搜集，希望对你有用。
2006-03-25 14:37:55
19 VHDL基本语法实例:
2009-05-27 08:57:4911 VHDL基本语法实例:
2009-05-27 10:32:19123 UART 4 UART参考设计，Xilinx提供VHDL代码 uart_vhdl
This zip file contains the following folders
2009-06-14 08:57:14113 VHDL Library of Arithmetic Units fdl
A comprehensive library of arithmetic units written
2009-06-14 09:09:3017 VHDL语言及其应用是在作者历时七年为通信与信息系统、信号与信息处理专业研究生讲授VHDL语言及其应用课程的教学实践基础上编写而成的。全书共分15章，以教授完整的VHDL语言体
2009-07-10 17:21:4418 VHDL语言及其应用的主要内容：第一章 硬件模型概述第二章 基本的VHDL编程语言第三章 VHDL模型的组织第四章 VHDL综合工具第五章 VHDL应用样例附录A VHDL
2009-07-20 12:06:150 VHDL语言概述:本章主要内容：硬件描述语言（HDL）VHDL语言的特点VHDL语言的开发流程
1.1 1.1 硬件描述语言（ 硬件描述语言（HDL HDL）H
2009-08-09 23:13:2047 1. INSTANTIATING LPM in VHDLTo promote LPM usage in VHDL design community, this section describes
2009-09-13 14:29:0326 VHDL 语言程序的元素:本章主要内容：VHDL语言的对象VHDL语言的数据类型VHDL语言的运算符VHDL语言的标识符VHDL语言的词法单元
2009-09-28 14:32:2141 vhdl数字系统设计是数字电路自动化设计（EDA）入门的工具书。其内容主要包括：用VHDL语言设计的基本组合电路、时序电路、数字综合电路、电路图输入法要领概述、实用VHDL语句
2009-10-08 21:54:010 VHDL基础教程：VHDL语言及其应用目录：第1章 VHDL基本概念 1.1 数字系统建模 1.2 建模的域和级 1.3 建模语言 1.4 VHDL建模的概念 1.5 一个VHDL设计实例 1 6
2009-10-16 18:17:58357 VHDL 数位电子钟在这个数位电子钟我们使用可支持VHDL 格式的MAX+plusII 软件开发工具来做设计，利用VHDL 硬件描述语言的方式，将一个复杂的电路写成一颗IC，有错误也不用像以前
2009-11-22 17:50:38174 VHDL深入教程
2009-12-05 16:33:18199 VHDL实例大全
2010-04-19 13:58:00239 VHDL源程序100例
2010-11-01 17:05:30319 vhdl是什么意思
VHDL 语言的英文全名是 Very High Speed Integrated Circuit Hardware Description Language ，即超高速集
2008-09-02 12:55:59
7732 实验六、VHDL的基本描述语句设计一 实验目的1掌握VHDL语言的基本结构及设计的输入方法。2掌握VHDL语言的基本描述语句的使用方法。二 实验设备
2009-03-13 19:23:571998 实验八、VHDL语言的组合电路设计一 实验目的1掌握VHDL语言的基本结构及设计的输入方法。2掌握VHDL语言的组合电路设计方法。二 实验设备与仪器
2009-03-13 19:26:582368 摘要：为防止电池过放电，DS2784提供欠压保护。本应用笔记解释了欠压保护延时(tUVD)是如何实现的。
绪论DS2784具有欠压保护电路，可防止电池过放电。当检测
2009-04-30 11:14:191634 
带有延时的备份电池方案
本应用笔记介绍了主电源和备份电池通过二极管“或”逻辑电路与负载连接的方案。这一架构很容易理解，但当电池电压
2010-01-26 16:30:46367 
文章在MAX+PLUS II 开发环境下采用VHDL 语言设计并实现了电表抄表器讨论了系统的四个组成模块的设计和VHDL 的实现每个模块采用RTL 级描述整体的生成采用图形输入法通过波形仿真下载芯
2011-09-23 17:56:1140 本文详细讨论了VHDL语句对PLD设计的影响和设计经验，经典文章，值得仔细阅读消化。, PLD Programming Using VHDL
2012-01-17 11:20:540 简单介绍了VHDL的实际应用的注意事项，比较适合新手入门
2015-11-02 17:32:330 本书以 VHDL 程序设计基础与工程实践为内容，全面介绍了 VHDL 程序设计的基础知
识和基本技术，并结合工程实例讲解电路设计的基本流程和 VHDL技术的应用。本书基本涵
2016-02-17 15:52:133 平时在写关于时序的程序时，往往会见到while的延时函数，但是延时时间往往说法不一，这篇文章有助于对延时函数的理解。
2016-07-19 17:34:490 VHDL语言编程学习之VHDL硬件描述语言
2016-09-01 15:27:270 学好VHDL的重要性 对VHDL的 介绍
2016-09-02 16:54:4017 硬件描述语言VHDL的学习文档，详细的介绍了VHDL
2016-09-02 17:00:5312 VHDL语言要素，大学EDA课程必备资料,在实际的应用中,VHDL仿真器讲INTEGER类型的数据作为有符号数处理,而综合器将INTEGER作为无符号数处理. VHDL综合器要求利用RANGE子句
2016-11-21 15:40:340 一篇文章叫你学会用VHDL写TESTBENCH
2016-11-23 11:52:4611 VHDL实用教程，很好的一本教材，适合初学者
2016-11-11 15:51:0015 vhdl入门
2016-12-16 16:30:0223 VHDL并行语句
2016-12-11 23:38:390 vhdl
2017-10-23 08:39:3510 VHDL作为电路的硬件描述语言，并且已经在电路中得到了广泛的运用。本文主要介绍了什么是vhdl、vhdl有哪些特点、vhdl的优势以及详细的说明了8位移位寄存器vhdl代码详情。
2017-12-22 15:11:0116224 本文档的主要内容详细介绍的是VHDL教程之使用VHDL进行电子设计所需的所有资料包括了：VHDL设计基础知识，VHDL并行语句，VHDL程序实体，VHDL入门，VHDL语言要素，EDA设计流程及其工具，IA64 应用程序寄存器，LCD液晶显示汉字字符集表，OCMJ 系列液晶显示器控制命令集表等
2018-09-25 08:00:000 本文档的主要内容详细介绍的是VHDL教程之VHDL语言元素的详细资料概述一内容包括了：1. VHDL语言的客体2 VHDL语言的数据类型3 VHDL数据类型转换4 VHDL词法规则与标识符
2018-11-05 08:00:000 FreeRTOS中相对延时和绝对延时的区别
2020-03-12 10:32:097831 
在VHDL程序中，实体（ENTITY）和结构体（ARCHITECTURE）这两个基本结构是必须的，他们可以构成最简单的VHDL程序。通常，最简单的VHDL程序结构中还包含另一个最重要的部分，即库（LIBRARY）和程序包（PACKAGE）。
2020-04-23 15:43:384224 VHDL是一种用来描述数字逻辑系统的“编程语言”。它通过对硬件行为的直接描述来实现对硬件的物理实现，代表了当今硬件设计的发展方向。VHDL是为了满足逻辑设计过程中的各种需求而设计的。
2020-04-23 15:51:032362 
什么是vhdl语言 VHDL 的英文全名是VHSIC Hardware Description Language（VHSIC硬件描述语言）。VHSIC是Very High Speed
2020-04-23 15:58:4910242 今天给大家分享一个VHDL和Verilog的工具。很多新手初次学习FPGA都曾遇到过一个问题：是学Verilog OR VHDL？
2020-08-25 09:22:056116 
本文概述了VHDL测试台和其他相关主题。它是为一个数字设计工程师编写的，他几乎没有VHDL或编程经验，以便更好地理解VHDL的编写和测试台的使用。并对VHDL的发展前景进行了展望。
2021-01-20 15:17:1419 本手册讨论VHDL和Synario可编程IColution。本手册旨在补充可编程IC入门手册中的材料本手册中讨论了以下主题HDL语言结构如何编写可合成的VHDL如何控制VHDL设计的实现VHDL数据
2021-01-21 16:02:1332 在实现单片机功能的时候，经常会用到延时函数，那么延时函数的原理也是非常有必要了解的。一般我们写延时函数的时候，默认的晶振频率fosc=12MHZ，而机器周期T=12/fosc=1us。这里我们来写
2021-11-11 09:36:0294 文章目录中断延时通过在中断中的计数值的不断递减来达到精确延时，而非中断则通过在循环里不停查询寄存器数值来达到精确延时。前者因为中断的存在，不利于在其他中断中调用延时函数。在很多延时教程中，都喜欢推荐非中断式的延时。不过对于非特殊情况，两者的效果是一样的。反而非中断延时需要操作寄存器，反而更难理解。
2021-11-24 19:36:020 或者累减的方法，到一定条件后就退出。好处：好写，用for循环或者while循环，不用去理解各种有关底层硬件的寄存器。坏处：延时不精准，误差大，让CPU持续空跑，大大浪费CPU资源。void delay(uint16 i){ #if 0 while(i--) {} #endif for(
2022-01-14 12:49:155 CPU频率一般为晶振频率，当接入外部晶振时，CPU频率为外频乘以内频。延时函数通过运行一次计算CPU所用的时间来达到延时的延时的目的，延时时间为：计算次数/cpu频率（MHZ）=延时时间（us）
2022-01-18 10:26:203 嵌入式软件代码中延时是很常见的，只是延时种类有很多，看你用什么延时。
2022-08-12 08:48:011432 vhdl描述半加器
2023-02-24 11:08:310 声光控制延时开关主要由声控开关、光控开关、延时电路几部分组成。声控是通过柱极体话筒采集声音，并产生脉冲信号。光控电路则是由光敏电阻控制，光敏电阻在有光和无光状态下电阻阻值差距很大，能产生高低
2023-07-05 10:34:581409 
如何使RC延时电路无延时呢？ RC延时电路是一种常见的电子电路，用于在电路中引入一个可控的时间延迟。然而，有时候我们可能需要使RC延时电路无延时，即输出信号与输入信号几乎同时出现。以下是一些方法来
2023-11-20 17:05:33402
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