我有在有license生成的IP核，想移植到其它没有license的计算机上使用，请问怎样才能使用 是直接把xco和.v文件复制过去就可以刻么？
2013-10-25 23:58:02
[attach]74350[/attach]IP核互连策略及规范
2012-08-12 12:20:18
IP核加法器
2019-08-14 14:24:38
IP核生成文件：XilinxAlteraIP 核生成文件：（Xilinx/Altera同） IP 核生成器生成ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则
2012-08-12 12:21:36
本帖最后由 eehome 于 2013-1-5 09:59 编辑
IP核简介IP核是指：将一些在数字电路中常用但比较复杂的功能块,如FIR滤波器、SDRAM控制器、PCI接口等等设计成可修改
2011-07-06 14:15:52
IP核简介IP核是指：将一些在数字电路中常用但比较复杂的功能块,如FIR滤波器、SDRAM控制器、PCI接口等等设计成可修改参数的模块,让其它用户可以直接调用这些模块,以避免重复劳动。随着CPLD
2011-07-15 14:46:14
我想问一下，在quartus上直接调用IP核和在qsys中用IP核有什么区别？自个有点迷糊了
2017-08-07 10:09:03
我调用了一个ip核 在下载到芯片中 有一个time-limited的问题 在完成ip核破解之后 还是无法解决 但是我在Google上的找到一个解决方法就是把ip核生成的v文件加到主项目文件中就是上面
2016-05-17 10:28:47
想请教各位前辈，wishbone在工作中很常用吗？我最近在学关于这个的代码，感觉很难懂，而时间又感觉不大够用，需要重点攻击， 所以想知道是否值得投入大量的时间去研究它。望各位前辈不吝赐教
2014-03-02 23:37:04
公司现需12bit sar adc的IP核，国内有哪些公司提供相关方面的服务了？
2015-11-06 08:37:44
用Quartus II 调用IP核时，在哪可以查看IP核的例程
2014-07-27 20:28:04
Altera_IP核,仅供参考
2016-08-24 16:57:15
我用的是xinlinx spartan6 FPGA,我想知道它的IP核RAM是与FPGA独立的，只是集成在了一起呢，还是占用了FPGA的资源来形成一个RAM？如果我以ROM的形式调用该IP核，在
2013-01-10 17:19:11
本帖最后由 jf_25420317 于 2023-11-17 11:10 编辑
FPGA开发过程中，利用各种IP核，可以快速完成功能开发，不需要花费大量时间重复造轮子。
当我们面对使用新IP核
2023-11-17 11:09:22
FSL总线IP核及其在MicroBlaze系统中的应用
2015-01-18 21:01:20
I2C的 ip核总线中保持时间hold是不是决定了SDA数据在SCL低电平的哪个时候开始变化的,保持时间hold是不是可以几乎不用，只要建立时间setup
2015-12-07 14:34:09
本帖最后由 gk320830 于 2015-3-8 09:29 编辑
LCD的通用驱动电路IP核设计 摘 要：本文介绍了一种新型的LCD驱动电路IP核的总体设计，采用自顶向下的设计方法将其
2012-08-12 12:28:42
本人使用RS IP核进行编码时出现IP核后面带有美元符号，不能正常使用。求大神给予破解帮助。
2019-08-20 11:34:00
请问一下，我使用QuartusII 13.0 生成不了Rapid IO IP核，iP核已破解，其他诸如FIR、CIC、NCO等都能正常生成，到底是怎么回事呢？是Quartus版本的问题吗？
2017-07-17 16:23:29
大家好，有没有谁比较熟悉ALTERA公司的VIP系列ip核，我们用该系列IP核中的某些模块（主要是scaler和interlacer）来实现高清图像转标清图像（具体就是1080p50转576i30
2015-04-13 14:12:18
发生IP核锁定，一般是Vivado版本不同导致的，下面介绍几种方法： 1 常用的方法 1）生成IP核的状态报告 Report -》 Report IP Status 2）点击
2021-01-08 17:12:52
在vivado生成ip核后缺少一大片文件，之前是可以用的，中途卸载过Modelsim，用vivado打开过ISE工程，因为工程中很多IP核不能用所以在重新生成过程中发现了这个问题，还请大神告知是怎么回事？
2023-04-24 23:42:21
altera公司IP核使用手册，分享给想学习altera公司FPGA的IP核使用的亲们~~
2013-02-16 22:40:19
在仿真fft ip核时 输出信号一直为0，检查了输入波形，应该没有问题，大家帮忙看看吧输入是由rom里面的mif文件产生的信号。
2017-11-21 10:44:53
求用sopc builder定制IP核的步骤，是9.0的软件，假设硬件代码已有
2013-09-14 18:35:40
请问哪位高手有ise软件中的各个ip核的功能介绍
2013-10-08 16:41:25
有哪位大神用过pci ip核，为什么输入lm_req32请求，pci侧没有reqn请求输出呢？
2016-06-27 17:56:59
本帖最后由 ys_1*****8201 于 2016-5-19 14:16 编辑
Quartus IP核破解在完成quartus软件安装之后，一般都要进行一个软件破解。对于一般的需求来说
2016-05-19 14:13:09
2.5MHz 振幅0-5V 的正弦信号，请问 data 端口应该输入怎样的信号？如果有Altera IP核相关的详解资料推荐下更好。多谢了。
2014-10-28 12:34:41
ip 核应用
2012-05-26 15:26:27
在quartusII中，应用fft ip核时，variable streaming 模式下的bit-reverse（位翻转）是什么意思？烦劳详细帮助新手解释一下，不甚感激
2017-01-09 10:55:59
quartus的IP核，怎么用啊，有谁有这方面的资料吗？求助 啊
2014-10-29 10:23:19
大家伙，又到了每日学习的时间了，今天咱们来聊一聊vivado 调用IP核。首先咱们来了解一下vivado的IP核，IP核（IP Core）：Vivado中有很多IP核可以直接使用，例如
2018-05-15 12:05:13
有没有大神可以提供xilinx FPGA的FFT IP核的调用的verilog 的参考程序，最近在学习FFT的IP核的使用，但是仿真结果有问题，所以想找些参考设计，谢谢
2016-12-25 17:05:38
通过Quartus II 软件创建PLL IP核。首先，要新建一个工程，这个方法在之前的帖子中已经发过，不会的可以查看前面的相关帖子。创建好自己的工程：打开如下的菜单
2016-09-23 21:44:10
请问我修改完MIG IP核以后，该如何进行更新呢？捣鼓了半天，要么更新为源代码，要么就是提示我自己添加的端口不存在
2018-11-12 19:46:15
下载了一个51的ip核，但不知道怎么用，怎么调入quartus
2014-08-08 18:22:21
刚刚接触IP核做FFT，现在用的是FFTV9.0，已经建立了一个IP核，但是如何仿真呢？是用quartus自带软件，还是要用MATLAB？抑或其他？我用的自带软件，但是什么也没有出来。正确的办法应该怎样呢，谢谢指点。
2011-04-21 10:22:31
quartus ii9.0创建的ip核，生成的一些文件，（.qip、 add_sub_bb.v、add_sub.v）这些文件都有用吗，想在其他工程里调用这些IP核，这几个文件全部要添加吗？
2013-07-02 17:20:01
的《USB2.0的IP核（详细verilog源码和文档）.rar》。下图是对应的Architecture。具体的文件列表如下图所示：2、ahb转wishbone的bridge具体项目参考百度网盘链接中
2022-11-23 14:47:33
核的分类和特点是什么？基于IP核的FPGA设计方法是什么？
2021-05-08 07:07:01
本文的应用背景为某一工业测控系统，该系统采用FPGA实现测量数据的采集和控制信号的输出，通过定制PCI接口IP实现一个32位目标设备的PCI总线接口转换。PCI核选用AlteraPCI编译器所包括
2018-12-04 10:35:21
作Slave；下面的框图代表封装接口模块；从Master出来并进入Slave的箭头表示请求命令，从Slave出来并进入Master的箭头表示响应；加黑的线段代表片上互连总线。两个IP核通过接口通信
2019-06-11 05:00:07
][tr][td] WISHBONE总线简介WISHBONE总线规范是一种片上系统IP核互连体系结构。它定义了一种IP核之间公共的逻辑接口，减轻了系统组件集成的难度，提高了系统组件的可重用性、可靠性
2018-12-05 10:35:32
UART内部可划分为哪几个模块？这些模块有什么功能？基于APB总线的UART接口软核该如何去设计？
2021-06-18 08:20:15
我毕业设计要做一个基于FPGA的IP核的DDS信号发生器，但是我不会用DDS的IP核，有没有好人能发我一份资料如何用IP核的呀。我的浏览器下载不了网站上的资料，所以只能发帖求帮忙了。
2015-03-10 11:46:40
我正在尝试将Xilinx MIG IP Core从1.7版升级到1.9版。 Coregen UI左侧有一个方便的“升级IP核”按钮，但它显示为灰色。我需要做什么才能进行IP核升级？我在Kintex
2019-11-04 09:26:19
文章目录一、 项目介绍：写命令和写数据总线介绍写控制模块框图及波形代码（1）连续写(2)间隔部分测试代码一、 项目介绍：本章节将会讲解 A7 芯片内自带的 DDR3 SDRAM 的 IP 核的写时序
2022-02-08 07:08:01
on Chip)是以嵌入式系统为核心，以IP复用技术为基础，集软、硬件于一体的设计方法。使用IP复用技术，将UART集成到FPGA器件上，可增加系统的可靠性，缩小PCB板面积；其次由于IP核的特点
2019-08-20 07:53:46
本文利用Altera公司的Quartus开发工具设计了一个基于Avalon总线接口的UPFC控制器IP核，以便于和NiosII组成一个完整的控制系统。
2021-04-08 06:25:12
封装接口模块；从Master出来并进入Slave的箭头表示请求命令，从Slave出来并进入Master的箭头表示响应；加黑的线段代表片上互连总线。两个IP核通过接口通信的过程是：作为Master
2018-12-11 11:07:21
所搭的IP软核的通讯协议与总线支持的通讯协议(ICB)不同怎么转换？
2023-08-17 07:05:35
经过努力，开源软核处理器OpenMIPS的实践版终于新鲜出炉了，相对OpenMIPS教学版而言，OpenMIPS实践版最大的特点是引入了Wishbone总线接口，组建了SOPC，包括SDRAM控制器
2014-01-06 17:41:21
的是0x00。使用asmi_parallel2 ip核用avalon总线也不能顺利读取，想请教一下，我是读写的时序，还是因为自动分配的引脚存在问题？
2018-06-29 21:01:21
本人FPGA小白一枚，最近使用到FPGA的IP核遇到一个问题。比如说：某个IP，用于计算sin函数，使用了流水线机制，所有从输入到输出需要20个时钟周期的延时。另外，还有一个IP，从输入到输出需要1
2021-06-19 11:06:07
请问Altera RAM IP核怎么使用？
2022-01-18 06:59:33
这是我们一个小比赛的题面：设计一个简易的电子计算器电路，包括输入数据处理电路，算数运算电路（包含加法、减法、乘法、除法等算数运算），运算结果处理电路，所有运算电路的设计均不可使用IP核及查找表进行
2018-04-06 20:46:11
三个问题：Linflexd_Uart_Ip_AsyncReceive 函数被阻塞（与接口的异步特性不一致）。测试的串口数据接收接口为Uart_AsyncReceive，调用了Linflexd_Uart_Ip
2023-03-21 07:20:15
一个基于Avalon总线接口的UPFC控制器IP核，以便于和NiosII组成一个完整的控制系统。1 UPFC控制器IP的主要功能UPFC控制器的IP主要用来输出3路相位分别相差2π／3的正弦波
2019-06-03 05:00:05
电平，控制总线暂停。 当主节点要求总线暂停时亦可采用同样的方法。图1是CPLD向外围I2C器件发送01010011 和01001001这两个数据的情况。 3 在MaxplusII环境下I2C串行扩展IP核
2019-04-12 07:00:09
介绍了基于IP 的可重用的SOC 设计方法；选用MC8051 IP 核为核心控制器，自主开发了UART IP 核、I2C IP 核、USB IP 核，采用Wishbone 片上总线架构，集成了一个MCU 系统；同时设计了针对此MCU
2009-11-30 15:06:20
33 以 FPGA 技术为基础，以Verilog HDL 为载体，设计了遵守Wishbone 片上总线规范的IP 核接口，实现了片上系统的IP 核互联。
2010-01-13 15:09:1413 摘要：基于IP可重用的设计方法，利用WISHBONE总线协议，把两个已成功开发出的具有自主知识产权的THUMP内核在一个芯片上，实现了片上多处理器FPGA。开发重点是实
2009-06-20 15:29:35
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本文简要介绍了AMD 公司Am29LV160D 芯片的特点，并对WISHBONE总线作了简单的介绍，详细说明了FLASH memory 与WISHBONE 总线的硬件接口设计及部分Verilog HDL 程序源代码。
2011-06-23 16:32:4018 通用IO接口是Soc系统中非常重要的一种外围端口.本文完成了一种基于WISHBONE总线的GPIO_W B拉制器的逻拜设计和物理实现.文中较其体地介绍了GPIO_W B核的体系结构以及WISHBONE接Q和DMA传偷方式
2011-09-21 16:57:2232 该设计采用了自顶向下的模块化划分和有限状态机相结合的方法,由于其应用了标准的Wishbone总线接口,从而使微机系统与串行设备之间的通信更加灵活方便。验证结果表明,这种新的架构
2011-10-19 15:01:5427 介绍了基于硬件描述语言Verilog HDL设计的SDX总线与Wishbone总线接口转化的设计与实现,并通过Modelsim进行功能仿真,在QuartusⅡ软件平台上综合,最终在Altera公司的CycloneⅢ系列FPGA上调试。实验
2012-01-11 10:21:2125 本文以UART IP核和PLB总线为例，讨论了在SoPC系统下UART IP核的设计方法，该方法对其他IP核的设计有一定的参考作用。
2013-01-08 09:03:274429 
基于AMBA与WISHBONE的SoC总线桥KBar控制器的设计_陈俊锐
2017-03-19 11:31:310 支持用户定义的标签。这些标签可以用于为地址、数据总线提供额外的信息如奇偶校验，为总线周期提供额外的信息如中断向量、缓存控制操作的类型等。Wishbone规范只定义标签的时序，而标签的具体含义用户可自行定义。支持用户定义的标签是Wishbone规范区别与其他片上总线规范的重要特征之一；
2018-07-06 08:07:312713 
前文曾经指出，Wishbone总线规范是"轻量级(Lightweight)"规范，它实现起来非常简单紧凑，接口需要的互联逻辑非常少。这里给出一个Wishbone从设备的一个例子，如图21所示
2018-07-31 09:11:304148 
Wishbone部分地址译码的实现如图26所示。对于图中所示IP核，我们假设其只有4个地址，对应4组寄存器。地址译码器首先译码出其地址并给出选择信号，该选择信号与共享总线的STB_O相与输入到IP核的STB_I。而地址总线的最低2位被直接连接到IP核，IP核再根据这两位译码出当前操作选中的是具体哪个寄存器。
2018-08-05 08:44:593421 
在以上介绍的三种总线中，CoreConnect虽免费不过需要IBM 公司许可，ARM 没有明确的正式说法，可能也会免费，而Wishbone 是绝对免费的。三种总线都是同步的总线，使用时钟上升沿驱图7 8-bit SLAVE输出端口动和采样信号。
2018-08-11 09:14:224391 
用于便携式IP核的WISHBONE1片上系统（SoC）互连结构是一种灵活的设计方法，可用于半导体IP核。其目的是通过缓解片上系统集成问题来促进设计重用。这是通过在IP核之间创建一个公共接口来实现的。这提高了系统的可移植性和可靠性，并缩短了最终用户的上市时间。
2021-01-19 15:23:5921 Gowin UART Master IP 和 Slave 参考设计用户指南主要包括功能简介、
信号定义、工作原理、GUI 调用等，旨在帮助用户快速了解 Gowin UART
Master IP 和 Slave 参考设计的特性及使用方法。
2022-09-15 10:11:240 德赢Vwin官网
网站提供《Gowin I2C UART IP用户指南.pdf》资料免费下载
2022-09-16 14:29:0110 德赢Vwin官网
网站提供《Gowin SDIO UART IP用户指南.pdf》资料免费下载
2022-09-16 14:27:250 Wishbone B.3总线。以类似的方式，Altera引入了自己的互连方案，称为Avalon Bus，SOPC Builder和Nios（II）系统就是围绕该方案制造的。Xilinx 还推出了自己的总线，称为片上外设总线与处理器本地总线 相结合。
2022-11-14 15:38:55790 
LogiCORE IP AXI 通用异步接收发送器 (UART) 16550 连接到高级微控制器总线架构 (AMBA) AXI，为异步串行数据传输提供控制器接口。该软 IP 核旨在通过 AXI4-Lite 接口进行连接。
2023-10-16 11:02:011762 
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