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在写Verilog时对时序约束的四大步骤的详细资料说明

消耗积分:0 | 格式:docx | 大小:0.02 MB | 2019-08-30

王木呷

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本文档的主要内容详细介绍的是在写Verilog时对时序约束的四大步骤的详细资料说明。

　　时许约束四大步骤

　　一、 时钟

　　二、 Input delays

　　三、 Output delays

　　四、 时序例外

　　下面进行分开讲解

　　一、时钟：

　　1、输入时钟

　　A、输入管脚是CLK（即直接输入）

　　B、输入管脚是差分模式

　　C、GT或恢复的时钟

　　2、PLL等衍生时钟

　　3、自己分频的时钟

　　二、input delay

　　1、系统同步（整个板子上的时钟都是共用一个的，包括上游器件和FPGA的时钟都是共用一个时钟，即要保证器件和FPGA的时钟保持同步，这是比较老的用法）

　　2、源同步（时钟和数据一起送到FPGA上来）

　　A、SDR

　　1）方法一：参考数据手册

　　2）方法二：示波器测量

　　B、DDR

　　1）方法一：中心对齐（示波器测量）

　　2）方法二：边沿对齐（示波器测量）

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