芯片输入输出缓冲电路和ESD保护电路的应用设计

电子设计 2020-11-29 11764

描述

针对引脚的输入输出缓冲（I/O buffer）电路设计，也可以称为输入输出接口（I/O interface）电路设计，是一颗完整芯片设计中不可或缺的组成部分，但是详细论述其设计规则的文章或者著作在国内却比较鲜见，这对初学者或者没有这方面经验的工程师无疑会造成困惑。本文以CMOS工艺为例，较全面的论述I/O缓冲电路设计中各种考虑，可以作为芯片引脚输入输出电路设计的一个参考。

根据I/O缓冲电路应用目标的不同，可将其分为输入、输出等几类，详见表1。

表1 I/O缓冲电路的分类

输出缓冲

输出缓冲电路的功能要求能够驱动大的片外负载，通常为2～50pF，并且提供适当的上升/下降时间。一组连续的大尺寸的缓冲器（buffer）对驱动能力的提高是有益的。大尺寸的管子容易受闩锁效应（latch-up）的影响，在版图设计时建议采用保护环（Guardrings）保护以避免闩锁效应，如图1-1所示。在图中，用P+作为内保护环，而N+作为外保护环（In n-well）。

图1-1缓冲器

一种常见的输出电路如图1-2所示，En是输出电路的使能信号，Dout是输出数据，MOS管组合的功能如图中所示。当En为低而Dout有效时，A、B均为高电平，输出Y为低，且由外向里看为高阻抗状态，如果Dout未定，则Y为高阻。需要注意的是，最后输出级的管子尺寸要大到能够提供足够的电流源或电流沉并且减少延迟时间。其负面影响是电流变化率（di/dt）变大而使穿过输出点到封装的压焊线上的L（di/dt）噪声增大，从而导致较大的片上噪声。

图1-2常用的输出缓冲电路

在高性能的芯片中，如32位的微处理器，如果多个I/O输出驱动电路工作状态相似时，L（di/dt）噪声可能逐步增强，会影响芯片速度。图1-3通过加入一个闸控制信号（ST），并结合时序的控制，可以减小L（di/dt）噪声。

图1-3降低L（di/dt）噪声的电路

输入缓冲

输入数字信号电平如果和芯片内部需要电平一致，就需要升压或者降压电路进行调整。注意这个升压/降压是芯片电压可以提供的电平，否则可能需要DC/DC电路来完成。如芯片供电电压为3.3V和1.8V，某外部信号供电电平为1.8V，而芯片内部使用该信号的供电电平为3.3V，就需要降压。电压转换电路如图2-1所示，分别将高或低的片外电平进行转换以适合片内使用，图2-1（a）为升压电路，图2-1（b）为降压电路，VDDH接高电平，VDDL接低电平。

图2-1（a）升压电路图2-1（b）降压电路

输入缓冲电路的另外一个作用是对噪声的滤除。对于噪声的危害，噪声寄生在信号电平上可能造成比较器的误判就是一个突出的例子。施密特触发器利用磁滞效应的原理对消除这种噪声干扰有很好的效果。图2-2是施密特触发器的结构和磁滞现象中的磁滞回路。这样，即使重叠噪声（noise）混入电路，该噪声如果没有超越磁滞宽度的话，输出就不会产生多次拉动（multi pull trigger）的误动作，只会出现与磁滞宽度相同的响应延迟。

图2-2（a）施密特触发器图2-2（b）磁滞现象中的磁滞回路

静电放电保护也是输入缓冲电路的一个基本功能，通常用二极管钳位，如果电压过高将会使其导通，使大电流泄走，在后文的静电放电保护部分会有更多讨论。

双向缓冲

双向缓冲，即兼有输入输出功能的双向缓冲电路，输出时有三态驱动，可以使用使能（enable）信号来区分输入输出状态。并且可以优化三态输出以避免使用大尺寸的管子。根据前面对输入和输出缓冲的单独描述，组合起来并用使能信号控制，得出双向缓冲电路如图3-1所示。

图3-1双向缓冲电路的结构框图

图3-2给出了一个0.6μm工艺的双向I/O缓冲简化电路。图3-3是其版图。该电路及版图设计包括了保护电阻、保护二极管、保护环、场氧钳制（Field oxide clamps）等。

图3-2一个I/O缓冲的简化电路

图3-3示例的版图

模拟信号引脚接口电路

模拟信号引脚接口电路是直接将模拟信号精确的输入或输出，故无须额外的缓冲电路（buffer），而且保护电路也不可对电压/电流信号有所扭曲。图4-1给出了一种模拟信号引脚接口电路的结构和等效电路。三极管的短接方式实际等效为二极管，如果工艺库提供专门的二极管，则无须这样的替代。

图4-1模拟I/O的结构和等效电路（以TMSC0.35μm工艺为例）

电源，时钟等信号的引脚电路与之类似。有时还需要串接一个保护电阻，其作用是避免大电流对二极管的冲击，而坏处是可能引入热噪声。对于输入缓冲，保护电阻的值应该设计得较大，如200到2000欧姆；电源、时钟信号的缓冲电路则选择小一些。

ESD保护

通常，穿尼龙制品的人体静电可能达到21，000V的高压，750V左右的放电可以产生可见火花，而仅10V左右的电压就可能毁坏没有静电保护的芯片。在正常工作情况下，静电放电保护电路设计，除对静电放电保护外，还有栅氧化层（Gate Oxide）的可靠性，避免额外漏电等问题；有省电模式的芯片，静电放电电路还须考虑在省电模式时，避免额外漏电流对内部芯片产生误操作。在静电放电发生时，保护电路必须保护内部电路不受放电电流伤害。此外，还需要考虑静电放电保护电路的低持有电压（Holding Voltage）特性可能带来的闩锁效应（Latch-up）或类似闭锁效应（Latch-up-Like）。这也使得高性能的静电放电电路设计变得复杂，如果要详细讨论这些问题需要单独的论述。

静电放电保护标准有常用的工业标准（+/-2000V），IEC61000-4-2标准（+/-15000V，+/-8000V）等，可以根据芯片工作环境做相应的保护设计。

图5-1给出了人体静电放电模型及静电放电保护电路工作时电流回路示意图。高压将钳位二极管导通，电流经VDD，静电放电钳制电路等泄入地端，避免内部电路受损。

图5-1芯片的ESD保护电路模型

一种常见的ESD钳制电路如图5-2所示。芯片正常工作时，A点电位为高，B点为低，Mn1不导通。当瞬间的静电高压冲击到来时，图5-1中的二极管导通，VDD为静电高压，RC电路对高压有延迟，故A点电压较VDD上升慢，而使反相器PMOS管导通，B点电压上升，使大尺寸的Mn1管导通，静电电流被泄载掉。需要注意，人体静电放电上升时间为10ns量级，芯片启动为ms量级，ESD钳制电路的RC时间常数应在两者之间，通常可以取0.1μs到1μs量级。另外，高压对电路冲击的效应是较难模拟的，ESD电路的版图设计需要特别小心。

图5-2RC电路结构的ESD钳制电路

ESD保护设计随着CMOS工艺的演进而越来越困难，迄今已有六百多件ESD相关的美国专利。而且，ESD更应当从芯片全局考虑，而不只是Input PAD，Output PAD，或Power PAD的问题。各个PAD都有很好的ESD防护能力，并不说明整个芯片的ESD防护能力就一定好。采用整片（whole-chip）防护结构是一个好的选择，也能节省I/O PAD上ESD元件的面积。整片ESD防护结构同样是各大IC设计公司专利竞争的焦点，所以，IC设计公司应该特别注意这些技术的发展。

责任编辑：gt

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